1、具體講解MOSFET管驅動電路 在使用MOS管設計開關電源或者馬達驅動電路的時候，大部分人都會考慮MOS的導通電阻，最大電壓等，最大電流等，也有很多人僅僅考慮這些因素。這樣的電路或許是可以工作的，但并不是優秀的，作為正式的產品設計也是不允許的。 下面是我對MOSFET及MOSFET驅動電路基礎的一點總結，其中參考了一些資料，非全部原創。包括MOS管的介紹，特性，驅動以及應用電路。1，MOS管種類和結構MOSFET管是FET的一種（另一種是JFET），可以被制造成增加型或耗盡型，P溝道或N溝道共4種類型，但實際應用的只有增加型的N溝道MOS管和增加型的P溝道MOS管，所以通常提到NMOS，或者P

2、MOS指的就是這兩種。至于為什么不使用耗盡型的MOS管，不建議刨根問底。 對于這兩種增加型MOS管，比較常用的是NMOS。緣由是導通電阻小，且簡潔制造。所以開關電源和馬達驅動的應用中，一般都用NMOS。下面的介紹中，也多以NMOS為主。MOS管的三個管腳之間有寄生電容存在，這不是我們需要的，而是由于制造工藝限制產生的。寄生電容的存在使得在設計或選擇驅動電路的時候要麻煩一些，但沒有方法避開，后邊再具體介紹。 在MOS管原理圖上可以看到，漏極和源極之間有一個寄生二極管。這個叫體二極管，在驅動感性負載（如馬達），這個二極管很重要。順便說一句，體二極管只在單個的MOS管中存在，在集成電路芯片內部通常是

3、沒有的。2，MOS管導通特性導通的意思是作為開關，相當于開關閉合。NMOS的特性，Vgs大于肯定的值就會導通，適合用于源極接地時的狀況（低端驅動），只要柵極電壓達到4V或10V就可以了。PMOS的特性，Vgs小于肯定的值就會導通，適合用于源極接VCC時的狀況（高端驅動）。但是，雖然PMOS可以很便利地用作高端驅動，但由于導通電阻大，價格貴，替換種類少等緣由，在高端驅動中，通常還是使用NMOS。3，MOS開關管損失不管是NMOS還是PMOS，導通后都有導通電阻存在，這樣電流就會在這個電阻上消耗能量，這部分消耗的能量叫做導通損耗。選擇導通電阻小的MOS管會減小導通損耗。現在的小功率MOS管導通電阻

4、一般在幾十毫歐左右，幾毫歐的也有。MOS在導通和截止的時候，肯定不是在瞬間完成的。MOS兩端的電壓有一個下降的過程，流過的電流有一個上升的過程，在這段時間內，MOS管的損失是電壓和電流的乘積，叫做開關損失。通常開關損失比導通損失大得多，而且開關頻率越快，損失也越大。導通瞬間電壓和電流的乘積很大，造成的損失也就很大。縮短開關時間，可以減小每次導通時的損失；降低開關頻率，可以減小單位時間內的開關次數。這兩種方法都可以減小開關損失。4，MOS管驅動跟雙極性晶體管相比，一般認為使MOS管導通不需要電流，只要GS電壓高于肯定的值，就可以了。這個很簡潔做到，但是，我們還需要速度。在MOS管的結構中可以看到

5、，在GS，GD之間存在寄生電容，而MOS管的驅動，實際上就是對電容的充放電。對電容的充電需要一個電流，由于對電容充電瞬間可以把電容看成短路，所以瞬間電流會比較大。選擇/設計MOS管驅動時第一要留意的是可供應瞬間短路電流的大小。其次留意的是，普遍用于高端驅動的NMOS，導通時需要是柵極電壓大于源極電壓。而高端驅動的MOS管導通時源極電壓與漏極電壓（VCC）相同，所以這時柵極電壓要比VCC大4V或10V。假如在同一個系統里，要得到比VCC大的電壓，就要特地的升壓電路了。很多馬達驅動器都集成了電荷泵，要留意的是應當選擇合適的外接電容，以得到足夠的短路電流去驅動MOS管。上邊說的4V或10V是常用的M

6、OS管的導通電壓，設計時當然需要有肯定的余量。而且電壓越高，導通速度越快，導通電阻也越小。現在也有導通電壓更小的MOS管用在不同的領域里，但在12V汽車電子系統里，一般4V導通就夠用了。MOS管的驅動電路及其損失，可以參考Microchip公司的AN799 Matching MOSFET Drivers to MOSFETs。敘述得很具體，所以不打算多寫了。5，MOS管應用電路MOS管最顯著的特性是開關特性好，所以被廣泛應用在需要電子開關的電路中，常見的如開關電源和馬達驅動，也有照明調光。現在的MOS驅動，有幾個特殊的需求，1，低壓應用 當使用5V電源，這時候假如使用傳統的圖騰柱結構，由于三極

7、管的be有0.7V左右的壓降，導致實際最終加在gate上的電壓只有4.3V。這時候，我們選用標稱gate電壓4.5V的MOS管就存在肯定的風險。 同樣的問題也發生在使用3V或者其他低壓電源的場合。2，寬電壓應用 輸入電壓并不是一個固定值，它會隨著時間或者其他因素而變動。這個變動導致PWM電路供應應MOS管的驅動電壓是不穩定的。 為了讓MOS管在高gate電壓下平安，很多MOS管內置了穩壓管強行限制gate電壓的幅值。在這種狀況下，當供應的驅動電壓超過穩壓管的電壓，就會引起較大的靜態功耗。 同時，假如簡潔的用電阻分壓的原理降低gate電壓，就會消滅輸入電壓比較高的時候，MOS管工作良好，而輸入電

8、壓降低的時候gate電壓不足，引起導通不夠徹底，從而增加功耗。3，雙電壓應用 在一些把握電路中，規律部分使用典型的5V或者3.3V數字電壓，而功率部分使用12V甚至更高的電壓。兩個電壓接受共地方式連接。 這就提出一個要求，需要使用一個電路，讓低壓側能夠有效的把握高壓側的MOS管，同時高壓側的MOS管也同樣會面對1和2中提到的問題。 在這三種狀況下，圖騰柱結構無法滿足輸出要求，而很多現成的MOS驅動IC，好像也沒有包含gate電壓限制的結構。 于是我設計了一個相對通用的電路來滿足這三種需求。 電路圖如下： 圖1 用于NMOS的驅動電路 圖2 用于PMOS的驅動電路 這里我只針對NMOS驅動電路做

9、一個簡潔分析： Vl和Vh分別是低端和高端的電源，兩個電壓可以是相同的，但是Vl不應當超過Vh。 Q1和Q2組成了一個反置的圖騰柱，用來實現隔離，同時確保兩只驅動管Q3和Q4不會同時導通。 R2和R3供應了aPWM電壓基準，通過轉變這個基準，可以讓電路工作在PWM信號波形比較陡直的位置。 Q3和Q4用來供應驅動電流，由于導通的時候，Q3和Q4相對Vh和GND最低都只有一個Vce的壓降，這個壓降通常只有0.3V左右，大大低于0.7V的Vce。 R5和R6是反饋電阻，用于對gate電壓進行采樣，采樣后的電壓通過Q5對Q1和Q2的基極產生一個猛烈的負反饋，從而把gate電壓限制在一個有限的數值。這個

10、數值可以通過R5和R6來調整。 最終，R1供應了對Q3和Q4的基極電流限制，R4供應了對MOS管的gate電流限制，也就是Q3和Q4的Ice的限制。必要的時候可以在R4上面并聯加速電容。 這個電路供應了如下的特性： 1，用低端電壓和PWM驅動高端MOS管。 2，用小幅度的PWM信號驅動高gate電壓需求的MOS管。 3，gate電壓的峰值限制 4，輸入和輸出的電流限制 5，通過使用合適的電阻，可以達到很低的功耗。 6，PWM信號反相。NMOS并不需要這個特性，可以通過前置一個反相器來解決。 在設計便攜式設備和無線產品時，提高產品性能、延長電池工作時間是設計人員需要面對的兩個問題。DC-DC轉換

11、器具有效率高、輸出電流大、靜態電流小等優點，格外適用于為便攜式設備供電。目前DC-DC轉換器設計技術進展主要趨勢有：（1）高頻化技術：隨著開關頻率的提高，開關變換器的體積也隨之減小，功率密度也得到大幅提升，動態響應得到改善。小功率DC-DC轉換器的開關頻率將上升到兆赫級。（2）低輸出電壓技術：隨著半導體制造技術的不斷進展，微處理器和便攜式電子設備的工作電壓越來越低，這就要求將來的DC-DC變換器能夠供應低輸出電壓以適應微處理器和便攜式電子設備的要求。 這些技術的進展對電源芯片電路的設計提出了更高的要求。首先，隨著開關頻率的不斷提高，對于開關元件的性能提出了很高的要求，同時必需具有相應的開關元件

12、驅動電路以保證開關元件在高達兆赫級的開關頻率下正常工作。其次，對于電池供電的便攜式電子設備來說，電路的工作電壓低（以鋰電池為例，工作電壓2.53.6V），因此，電源芯片的工作電壓較低。 MOS管具有很低的導通電阻，消耗能量較低，在目前流行的高效DCDC芯片中多接受MOS管作為功率開關。但是由于MOS管的寄生電容大，一般狀況下NMOS開關管的柵極電容高達幾十皮法。這對于設計高工作頻率DCDC轉換器開關管驅動電路的設計提出了更高的要求。 在低電壓ULSI設計中有多種CMOS、BiCMOS接受自舉升壓結構的規律電路和作為大容性負載的驅動電路。這些電路能夠在低于1V電壓供電條件下正常工作，并且能夠在負

13、載電容12pF的條件下工作頻率能夠達到幾十兆甚至上百兆赫茲。本文正是接受了自舉升壓電路，設計了一種具有大負載電容驅動力量的，適合于低電壓、高開關頻率升壓型DCDC轉換器的驅動電路。電路基于Samsung AHP615 BiCMOS工藝設計并經過Hspice仿真驗證，在供電電壓1.5V ，負載電容為60pF時，工作頻率能夠達到5MHz以上。自舉升壓電路 自舉升壓電路的原理圖如圖1所示。所謂的自舉升壓原理就是，在輸入端IN輸入一個方波信號，利用電容Cboot將A點電壓抬升至高于VDD的電平，這樣就可以在B端輸出一個與輸入信號反相，且高電平高于VDD的方波信號。具體工作原理如下。 當VIN為高電平常

14、，NMOS管N1導通，PMOS管P1截止，C點電位為低電平。同時N2導通，P2的柵極電位為低電平，則P2導通。這就使得此時A點電位約為VDD，電容Cboot兩端電壓UCVDD。由于N3導通，P4截止，所以B點的電位為低電平。這段時間稱為預充電周期。 當VIN變為低電平常，NMOS管N1截止，PMOS管P1導通，C點電位為高電平，約為VDD。同時N2、N3截止，P3導通。這使得P2的柵極電位上升，P2截止。此時A點電位等于C點電位加上電容Cboot兩端電壓，約為2VDD。而且P4導通，因此B點輸出高電平，且高于VDD。這段時間稱為自舉升壓周期。 實際上，B點電位與負載電容和電容Cboot的大小有

15、關，可以依據設計需要調整。具體關系將在介紹電路具體設計時具體爭辯。在圖2中給出了輸入端IN電位與A、B兩點電位關系的示意圖。驅動電路結構 圖3中給出了驅動電路的電路圖。驅動電路接受Totem輸出結構設計，上拉驅動管為NMOS管N4、晶體管Q1和PMOS管P5。下拉驅動管為NMOS管N5。圖中CL為負載電容，Cpar為B點的寄生電容。虛線框內的電路為自舉升壓電路。 本驅動電路的設計思想是，利用自舉升壓結構將上拉驅動管N4的柵極（B點）電位抬升，使得UB>VDD+VTH ，則NMOS管N4工作在線性區，使得VDSN4 大大減小，最終可以實現驅動輸出高電平達到VDD。而在輸出低電平常，下拉驅動

16、管本身就工作在線性區，可以保證輸出低電平位GND。因此無需增加自舉電路也能達到設計要求。 考慮到此驅動電路應用于升壓型DCDC轉換器的開關管驅動，負載電容CL很大，一般能達到幾十皮法，還需要進一步增加輸出電流力量，因此增加了晶體管Q1作為上拉驅動管。這樣在輸入端由高電平變為低電平常，Q1導通，由N4、Q1同時供應電流，OUT端電位快速上升，當OUT端電位上升到VDDVBE時，Q1截止，N4連續供應電流對負載電容充電，直到OUT端電壓達到VDD。 在OUT端為高電平期間，A點電位會由于電容Cboot 上的電荷泄漏等緣由而下降。這會使得B點電位下降，N4的導通性下降。同時由于同樣的緣由，OUT端電

17、位也會有所下降，使輸出高電平不能保持在VDD。為了防止這種現象的消滅，又增加了PMOS管P5作為上拉驅動管，用來補充OUT端CL的泄漏電荷，維持OUT端在整個導通周期內為高電平。 驅動電路的傳輸特性瞬態響應在圖4中給出。其中（a）為上升沿瞬態響應，（b）為下降沿瞬態響應。從圖4中可以看出，驅動電路上升沿明顯分為了三個部分，分別對應三個上拉驅動管起主導作用的時期。1階段為Q1、N4共同作用，輸出電壓快速抬升，2階段為N4起主導作，使輸出電平達到VDD，3階段為P5起主導作用，維持輸出高電平為VDD。而且還可以縮短上升時間，下降時間滿足工作頻率在兆赫茲級以上的要求。需要留意的問題及仿真結果電容Cb

18、oot的大小的確定 Cboot的最小值可以依據以下方法確定。在預充電周期內，電容Cboot 上的電荷為VDDCboot 。在A點的寄生電容（計為CA）上的電荷為VDDCA。因此在預充電周期內，A點的總電荷為 Q_A1=V_DDC_boot+V_DDC_A （1） B點電位為GND，因此在B點的寄生電容Cpar上的電荷為0。 在自舉升壓周期，為了使OUT端電壓達到VDD，B點電位最低為VBVDD+Vthn。因此在B點的寄生電容Cpar上的電荷為 Q_B=(V_DD+V_thn)Cpar （2） 忽視MOS管P4源漏兩端壓降，此時Cboot上的電荷為VthnCboot ，A點寄生電容CA的電荷為（

19、VDD+Vthn）CA。A點的總電荷為 QA2=V_thnC_BOOT+(V_DD+V_thn)C_A （3） 同時依據電荷守恒又有 Q_B=Q_A-Q_A2 （4） 綜合式（1）（4）可得 C_boot=fracV_DD+V_thnv_DD-v_thnCpar+fracv_thnv_DD-v_thnC_A=fracV_Bv_DD-v_thnCpar+fracV_thnv_DD-v_thnC_A （5） 從式（5）中可以看出，Cboot隨輸入電壓變小而變大，并且隨B點電壓VB變大而變大。而B點電壓直接影響N4的導通電阻，也就影響驅動電路的上升時間。因此在實際設計時，Cboot的取值要大于式（5）的計算結果，這樣可以提高B點電壓，降低N4導通電阻，減小驅動電路的上升時間。P2、P4的尺寸問題 將公式（5）重新整理后得： V_B=(V_DD-V_thn)fracC_bootCpar-V_thnfracC_ACpar （6） 從式（6）中可以看出在自舉升壓周期內， A、B兩點的寄生電容使得B點電位降低。在實際設計時為了得到合適的B點電位，除了增加Cboot大小外，要盡量減小A、B兩點的寄生電容。 在設計時，預充電PMOS管P2的尺寸盡可能的取小，以減小寄生電容CA。而對于B點的寄生電容Cpar來說，主要是上拉驅動管N4的柵極寄生電容，