1、        在PCB設計過程中，需要通過設置各種規則，以滿足各種信號的阻抗。比如，常用的高速差分線，我們常控的100歐姆，那么到底走多寬的線以及差分線之間的間距到底是多少，才能滿足設計要求的100歐姆阻抗呢？本文就對 Allegro 種的基本規則設置做一個詳細的講解。        注：本文是基于 Allegro 15 版本的。對于16版本不適用。        首先需要打開規則管理

2、器，可通過以下三種方式打開：        一、點擊工具欄上的圖標。        二、點擊菜單Setup->Constraints        三、在命令欄內輸入 "cns" 并回車        打開的規則管理器如下：在最上面一欄有一個On-line DRC，這是對畫板過程中不

3、停檢測是否違反規則，并可產生DRC。一般我們都默認開啟。可以實時查看產生的 DRC 錯誤，并加以修正。接下來的 Spacing rule set 是對走線的線間距設置。比如對于時鐘線、復位線、及高速查分線。我們可以再這里面加一規則，使其離其它信號線盡可能的遠。Physical(lines/vias)rule set 是針對各種物理規則設置，比如線寬，不同信號線的過孔等。例如我們可通過電源網絡的設置，使其默認線寬比普通信號走線更粗，已滿足走線的載流能力。現針對一個時鐘及電源，分別設置間距規則和物理規則。首先篩選網絡，對于需要設置線間距規則的網絡賦上 Net_Spacing_Type 屬性、而對于

4、需要設置線寬規則的網絡賦上 Net_Physical_type 。而對于即要線間距和線寬規則約束的網絡，可將Net_Spacing_Type 及Net_Physical_type 屬性同時賦上。本例針對的時鐘網絡，只需要對其賦上Net_Spacing_Type ，方法如下：點擊菜單 Edit->Properties然后在右側 Find 一欄中選擇 Nets 。如下圖所示： 如果你知道PCB上網絡名，那么你可以直接在PCB上選擇一個網絡。假如你并不知道到底哪個網絡是時鐘，那么你可以選擇Find下面的More然后在彈出的對話框中篩選出時鐘網絡。在上圖中，選擇一個時鐘網絡，該網絡會自動出現在右

5、邊空白欄出，說明該網絡已被選中。如下圖所示：點擊OK，接下來又彈出一個對話框。如下圖所示：背面黃色高亮的網絡就是所選擇的時鐘網絡。在該對話框中，依次選中 Net_Spacing_Type 。并輸入一個名字，當然，這個名字可以隨便命，但為了方便記憶，建議命為容易理解的詞語，因其為時鐘網絡，現在對其命名為 “CLK” . OK，這步完成，規則設置就差不多完成一半了。上文已經介紹了如何打開，規則管理器，接下來繼續回到規則管理器。在 Spacing rule set 中選擇 Set value上圖中，Constraint Set Name一欄是現有的規則。Subclass可選擇每個走線層，分別對其設置

6、不同的規則。下面的三個按鈕分別可添加、復制、刪除后面文本框中填入的規則。下面新建一個名為clk的規則。當規則添加成功后，會在Constraint Set Name一欄出現新添加的規則名稱。如下圖所示。先分別對上圖中的各個參數做介紹：Pin to Pin 焊盤到焊盤之間的距離。Line to Pin 走線到焊盤之間的距離。Line to Line 走線到走線之間的距離。Via to Via 過孔到過孔之間的距離。Via to Pin 過孔到走線之間的距離。Via to Line 過來到走線之間的距離。Shape To Pin 銅皮到焊盤之間的距離。在line to line一行將規則設置成20mil，如下圖所示：好了，到了這一步基本上完成了