1、IC原理復習資料1. 按照半導體集成電路的集成度來分，分為哪些類型？小規模集成電路（SSI）、中規模集成電路（MSI）、大規模集成電路（LSI）、 超大規模集成電路（VLSI）、特大規模集成電路（ULSI）、巨大規模集成電路（GSI）o2. 按照器件類型分，半導體集成電路分為哪幾類？BJT 型、MOS 型、Bi-CMOS 型3. 按電路功能或信號類型分，半導體集成電路分為哪幾類？數字集成電路、模擬集成電路、數?；旌霞呻娐?. 四層三結的結構的雙極型晶體管中隱埋層的作用？ 減小寄生pnp管的影響；減小集電極串聯電阻。5. &&&&&&&&

2、amp;&后采集了的 簡單敘述一下pn結隔離的NPN晶體管 的光刻步驟？N+隱埋層擴散孔光刻一 P隔離擴散孔光刻一 P型基區擴散孔光刻-N+發射 區擴散孔光刻一引線孔光刻一反刻鋁6. 簡述硅柵P阱CMOS勺光刻步驟？P阱光刻一光刻有源區一光刻多晶硅一 P+區光刻-N+區光刻一光刻接觸孔 一 光刻鋁線7. 以P阱CMO工藝為基礎的BiCMOS勺有哪些不足？NPN晶體管電流增益小；集電極的串聯電阻很大；NPN管C極只能接固定電位，從而限制了 NPN管的使用。8. 以N阱CMO工藝為基礎的BiCMOS勺有哪些優缺點？并請提出改進方法。B CP*T1STN*p 1Z阱N阱P-SUB優點：NPN

3、具有較薄的基區，提高了其性能；N阱使得NPN管C極與襯底 隔開，可根據電路需要接電位。缺點：集電極串聯電阻還是太大，影響雙極器件的驅動能力改進方法：在N阱里加隱埋層，使NPN管的集電極串聯電阻減?。皇笴MOS器件的抗閂鎖性能大大提高NMOSP-epiPLSUBN,-BL9. 雙極型IC的隔離技術主要有幾種類型。pn結隔離、絕緣介質隔離及性能更優越的pn結隔離、絕緣介質隔離混合的隔離工藝-混合隔離（等平面隔離）。其中最重要的是典型的pn結隔離的工藝內 容，這仍然是雙極型邏輯集成電路制造中最最常用的隔離工藝，因為該工藝與 常規平面制造工藝相容性最好。pn結隔離-利用反向pn結的大電阻特性實現集成電

4、路中各元器件間電性隔 離方法;介質隔離-使用絕緣介質取代反向pn結，實現集成電路中各元器件間電 性 隔離方法；混合隔離-在實現集成電路中各元器件間電性隔離時，既使用了反 向pn結的大電阻特性又使用了絕緣介質電性絕緣性質的方法。10. 為什么集成雙極型晶體管會存在寄生效應？畫出截面圖并說明何謂有源寄生效應。為了在一個基片上制造出多個器件，必須采用隔離措施，pn結隔離是一種常用的工藝。在pn結隔離工藝中，典型npn集成晶體管的結構是四層三結構， 即npn管的高濃度n型擴散發射區-npn管的p型擴散基區-n型外延層（npn管的 集電區）-p型襯底四層，以及四層之間的三個pn結這樣的工藝結構。這就會產

5、生寄生pnp晶體管。11.如何抑制集成雙極型晶體管的有源寄生效應和無源寄生效應?抑制有源寄生效應的措施：（1）在npn集電區下加設if埋層，以增加寄生pnp管的基區寬度，使少子在基區的復合電流增加，降低基區電流放大系數Ppnp使寄生pnp管的電流放大系數降至0.01以下，則有源寄生轉變為無源寄 生, 僅體現為勢壘電容的性質。；同時埋層的 n+擴散區形成的自建減速場也有一定的降低的作用，還可降低上。（2）可采用外延層摻金工藝，弓I入深能級雜質， 降低少子壽命，從而降低&pnp。摻金工藝是在npn管集電區摻金（相當于在pnp 管基區摻金）。摻金的作用，使 pnp管基區中高復合中心數增加，少

6、數載流子在 基區復合加劇，由于非平衡少數載流子不可能到達集電區從而使寄生pnp管電流放大系數大大降低。（3）還應注意，npn管基區側壁到P+隔離環之間也會形成 橫 向pnp管，必須使npn管基區外側和隔離框保持足夠距離。抑制無源寄生效應的措施：pn結電容的大小與結的結構和所處的狀態有關， 即與pn結上所加的偏壓有關；還與 pn結的面積有關，減小pn結的面積是減小pn結電容的有效方法。降低上的方法是在npn集電區下加設n+埋層，采用磷穿透工藝可進一步降低rcso12. 下圖示出橫向pnp管、縱向pnp管的剖面圖。試說明它們的結構與特點。b0 0® k襯底PNP型管橫向PNP型管PLay

7、out 74橫向pnp管的制作可與普通的npn管同時進行，不需附加工序。采用等平面隔離工藝的橫其中心 p型發射區和外圍p型區是與普通npn管基區 淡硼擴散同時完成的，而基區即為外延層。在橫向 pnp管中，發射區注入的少子（空穴）在基區中流動的方向與襯底平行，故稱為橫向pnp管?？v向pnp管以P型襯底作集電區，集電極從濃硼隔離槽引出。N型外延層作基區，用硼擴散作發射區。由于其集電極與襯底相通，在電路中總是接在最 低 電位處，這使它的使用場合受到了限制，在運放中通常只能作為輸出級或輸 出緩13. 說明提高襯底pnp管電流增益的主要措施 降低基區材料的缺陷，減少復合中心數目，提高基區少子壽命。 適當

8、減薄基區寬度，采用薄外延材料。但同時應注意，一般襯底pnp管 與 普通的npn管做在同一芯片上，pnp基區對應npn管的集電區，外延過薄，將 導 致npn管集電區在較低反向集電結偏壓下完全耗盡而穿通。 適當提高外延層電阻率，降低發射區硼擴散薄層電阻，以提高發射結注入效率。 在襯底和外延層之間加 p+埋層，形成少子加速場，增加&值。注意在縱向pnp管中不能加n+埋層，這樣將形成少子減速場，降低 P值。14. 畫圖說明MOS IC寄生溝道的形成原因。它對 MOS集成電路的正常工作產 生什么影響？如何防止MOS!成電路產生寄生溝道?4tt ox1JlJ T lJBA由圖可見，當互連跨過場氧區

9、時，如果互連電位足夠高，可能使場區表面 反 型，形成寄生溝道，使本不應連通的有源區導通，造成工作電流泄漏，使器 件電 路性能變差，乃至失效。預防措施： 增厚場氧厚度t，°，使V，TFT，但需要增長場氧時間，對前部工序有影 響，并將造成臺階陡峭，不利于布線。 對場區進行同型注入，提高襯底濃度，使V，TFT。但注意注入劑量不宜過 高，以防止某些寄生電容增大，和擊穿電壓的下降。 版圖設計時，盡量把可能產生寄生MOS管的擴散區間距拉大，以使W/LJ,但這樣將使芯片面積T,集成度15. 為什么說Latch-Up （鎖定/閂鎖）效應是CMOSIC存在的一種特殊的寄生效 應？畫出其等效電路圖，說明

10、消除 “Latch-up”效應的方法？Latch-Up （鎖定）是CMOS存在一種寄生電路的效應，它會導致 Vdd和Vss短 路，使得晶片損毀，或者至少系統因電源關閉而停擺。這種效應是早期CMOS技術不能被接受的重要原因之一。在制造更新和充分了解電路設計技巧之后， 這 種效應已經可以被控制了。 CMOS電路之所以會產生Latch-Up效應，是因它 具有4層3結的結構。我們可以用下圖來表示。在圖中我們以剖面圖來看一個CMOS反相器如何發生此效應，而且它是用 P型阱制造生產。在這個圖中，我們 同時也 描繪了寄生電路，它包含了兩個 BJT （個縱向npn和一個橫向pnp）和 兩個電阻（Rs是因N型襯

11、底產生，Rw是因P阱產生）。BJT的特性和MOS是 完全兩樣的。iiSubBJT有三個端點，分別為：集電極（C）、基極（B）、發射極（E）。在一個 npn晶體管 中，電流會從集極流至射極，如果集極-射極偏壓（VC曰大于等于某 一個正電壓（例 女口，0.2V的飽和電壓），且基極-射極偏壓（VBE）大于0.6V或 更多一些。在pnp晶 體管中，電流電壓極性剛好與 npn相反。圖（a）中的是 一個pnp晶體管，T2則是一個npn晶體管。如果Rs與Rw愈大，那么Latch-Up 便愈可能發生，其等 效電路圖如圖（b）中所示。如果有足夠的電流流入 N型襯 底而從P型阱中流出， 在Rs兩端的電壓將可能有足

12、夠大的偏壓使得 I和T2兩 個晶體管進入線性區而 如同一小電阻。因此從電源會流出多少電流就由 Rs的值 來決定，這個電流可能 足夠大而使得電路故障。在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與襯底組成PN 結，而PMOS管的源與襯底也構成一個PN結，兩個PN結串聯組成PNPN結構， 即兩個寄生三極管（NPN和PNP）, 一旦有因素使得寄生三極管有一個微弱導通， 兩者的正反饋使得電流積聚增加，產生自鎖現象。影響：產生自鎖后，如果電 源 能提供足夠大的電流，則由于電流過大，電路將被燒毀。消除“Latch-up”效應的方法版圖設計時：為減小寄生電阻 Rs和Rw版圖設計時采用雙阱工藝、多增

13、加電源和地接觸孔數目，加粗電源線和地線，對接觸進行合理規劃布局，減小有害的 電位梯度；工藝設計時：降低寄生三極管的電流放大倍數：以N阱CMOS為例，為降低兩 晶體管的放大倍數，有效提高抗自鎖的能力，注意擴散濃度的控制。為減小寄生PNP管的寄生電阻Rs,可在高濃度硅上外延低濃度硅作為襯底，抑制自鎖效 應。工藝上采用深阱擴散增加基區寬度可以有效降低寄生NPN管的放大倍數;具體應用時：使用時盡量避免各種串擾的引入，注意輸出電流不易過大。 器件外部的保護措施 ? 低頻時加限流電阻（使電源電流 <30mA）? 盡量減小電 路 中的電容值。（一般 C<0.01 延）16. 如何解決MOS器件中

14、的寄生雙極晶體管效應？ 增大基區寬度：由工藝決定; 使襯底可靠接地或電源。17- 集成電路中常用的電容有哪些？反偏 PN 結電容和 MOS 電容器。18. 說明雙極型模擬集成電路隔離區的劃分原則。 NPN 管 Vc 相同時，可放在同一隔離區內; PNP的Vb相同時，可放在同一隔離區內； NPN管的Vc和pnp管Vb相同時，可放在同一隔離區內； 硼擴電阻原則上可放在同一隔離區內，但因阻值大，占面積大時，通常把 電阻按最高電位的不同，進行分區隔離 ; MOS 電容需單獨占一個隔離區。隔離區，劃分隔離區原則是明1. 對同類型晶體管如npn晶體管，凡是集電 極電位相同的骨子，可放在同一隔離區內， 而集

15、電 極電位不相同的管子.都要相互隔離，放在不同的 隔離區內。2. 對于橫向pnp晶體管，因以外延層為基區，所以凡是基極電位相同的橫向 pnp管可放 在同一隔離區。如果npn管集電極和橫向pnp管基極電 位相同，也無需隔離。3. 對于電阻，原則上所有電阻都可以放在同一隔離區內，但所有電阻與隔離區都必須處于反 偏狀態，實際的上考慮到為降低對電阻的耐壓要求和互連方便，通常不采取這種辦法。4. 電阻和晶體管能否放在同一隔離區內.要看具體情況。對于npn晶體管來說，如果基區擴散 電阻兩端中的高電位一端比集電極電位低，則可放在同一隔離區內；對于完全縱向的pnp管來說，基區擴散電阻兩端中的低電位一端若比集電

16、極電位高者，則該電阻與該晶體和可放在同一隔離區內。5. pn結隔離的隔離槽，必須接全電路最低電位，以保證集電區-襯底處于反偏狀態。6. 在上述原則的前提下，要綜合考慮是否有利于電路性能的改善，成品率的提高等，靈活地劃分隔離區。19. LSTTL與非門隔離區劃分。20. 說明M0辭件的基本工作原理。它與BJT基本工作原理的區別是什么？MOS器件基于表面感應的原理，是利用垂直的柵壓Vgs實現對水平Ids的控制。它是多子(多數載流子)器件。用跨導描述其放大能力。雙極器件(兩種載 流子導電)是多子與少子均起作用的器件，有少子存貯效應，它用基極電流控制 集電極電流，是流控器件。用電流放大系數描述其放大能

17、力。21. 試述硅柵工藝的優點。 它使|VTP|下降1.1V,也容易獲得合適的VTN值并能提高開關速度和集成度。 硅柵工藝具有自對準作用，使柵區與源、漏交迭的密勒電容大大減小，也使 其它寄生電容減小，使器件的頻率特性得到提高。另外，在源、漏擴散之前進 行柵氧化，也意味著可得到淺結。 硅柵工藝還可提高集成度，這不僅是因為擴散自對準作用可使單元面積大為 縮小,而且因為硅柵工藝可以使用“二層半布線”即一層鋁布線，一層重摻雜 多晶硅 布線，一層重摻雜的擴散層布線。22. 寫出MOS晶體管的線性區、飽和區和截止區的電流-電壓的薩式方程。寫出MO關體管的跨導gm的數學表達式?！綝S = KN a(V GS

18、-ATN )V DSADS VGS-VTN , PS PS - LN2 VGS VTNA VDS VGS VTN* I DS = kN (VGS VTN V (1 + ADS )Kss VTNids = °,-"1 DS | g m八GSI葉-ox . y一 trv DSL oxJgm3"s.GS -VTN= y/2jLI nCox(W /L)l ds蜷L23. 說明MOS晶體管的最高工作頻率同柵極輸入電容之間的關系，說明提高MOS晶體管工作頻率的有效措施。fm =2fm * TT，CVGS -嶺)從最高工作頻率的表達式，我們得到一個重要的信息：最高工作頻率與MO

19、S器件的溝道長度L的平方成反比，減小溝道長度 L可有效地提高工作頻率24. 列出影響MOS體管的閾值電壓VT的因素。為什么硅柵NMO器件相對于鋁柵NMO器件容易獲得增強型器件?第一個影響閾值電壓的因素是作為介質的二氧化硅 (柵氧化層)中的電荷 Qss 以及電荷的性質。第二個影響閾值電壓的因素是襯底的摻雜濃度。第三個影響閾值電壓的因素是由柵氧化層厚度 tox 決定的單位面積柵電容的 大小。第四個對器件閾值電壓具有重要影響的參數是柵材料與硅襯底的功函數差Sis的數值。鋁柵的MS為-0.3V硅柵為+0.8V。所以硅柵NMOS器件相對于鋁 柵 NMOS 器件容易獲得增強型器件。25. 什么是MO關體管

20、的襯底偏置效應？ CMO倒相器有襯底偏置效應嗎？當MOS晶體管的源極和襯底不相連時，即 Vbs (Bulk-Source) A0的情 況， 由基本的 pn 結理論可知，處于反偏的 pn 結的耗盡層將展寬。由 于柵電 容兩邊電荷守衡，所以，在柵上電荷沒有改變的情況下，耗盡層電荷的增加，必然導致溝道中可動電荷的減少，從而導致導電水平下降。若要維持原有的導電水平，必須增加柵壓，即增加柵上的電荷 數。對器件而 言，襯底偏置電壓的存在，將使 MOS晶體管的閾值電 壓的數值提高。對 NMOS,Vtn更正，對PMOS, Vtp更負，即閾值 電壓的絕對值提高了。 CMOS 倒相器沒有襯底偏置效應，但 CMOS

21、 傳輸門有。26. 為什么通常PMOSI的(W/L)p比NMO管的寬長比(W/L) n大？大多少 倍？因為有效電子遷移率約是有效空穴遷移率高的 2.5 倍，為保證導電因子相等 , 進而保證有對稱的電流特性、跨導等，往往在設計輸出級電路時，要求 pMOS 管的(W/L) p比NMOS管的寬長比(W/L) n大2.5倍。27. NMO傳輸門和PMO傳輸門在傳輸高電平和低電平時，各有什么特點。NMOS 傳輸門在傳輸高電平時，有閾值電壓損耗， NMOS 傳輸門可以完全 地傳輸低電平。 PMOS 傳輸門在傳輸低電平時，有閾值電壓損耗， PMOS 傳輸門 可以完全地傳輸高電平。28. 何謂三態邏輯？三態門

22、是一種非常有用的邏輯部件，它被廣泛地應用在總線結構的電路系 統 中。所謂三態邏輯，是指該邏輯門除了正常的“0” “ 1兩種輸出狀態外，還存在第三態：高阻輸出態（Z）。CMOS傳輸門CMOS傳輸門有襯底偏置效29. 畫出CMO傳輸門的電路圖，它有襯底偏置效應嗎？陟（鋁30, 說明如圖所示硅柵NMO或非結構ROM勺局部版圖的區別圖（a）所示的硅柵NMOS或非結構ROM的版圖，以多晶硅條為字線（圖中水 平線），以鋁線做位線（圖中豎直線D）,以n+擴散區做地線S,并且地線間隔 排列 即采用共用地線（共用源區）結構，在需要制作NMOS管的字線、位線交叉點 處 做一個n+擴散區形成源漏，與水平硅柵構成 N

23、MOS晶體管。圖（b）則顯示了另一 種結構的硅柵 NMOS ROM。與（a）圖不同的是，它在所有的字線、位線交義點 都制作NMOS管，所不同的是有的NMOS管能夠在正常信號下工作，有的則不 能工作。它采用離子注入的方法，在不需要NMOS管的地方，預先在多晶硅下注入硼離子，使此處的襯底表面 P型雜質濃度提高，使 NMOS管的閾值電壓提 高到大于電源電壓，這樣，字線上的信號不能使此處的NMOS管導通，從而該NMOS管不起作用，達到選擇的效果。在這兩種結構中值得注意的是，由于用擴散區做地線，為防止擴散電阻使 地 線的串聯電阻過大，ROM塊不能很大，對大容量 ROM應分塊處理。31. 說明采用離子注入

24、方法確定晶體管選擇的優點。采用離子注入的方法確定晶體管的選擇的優點是：結構簡單，對不同的數 據 或邏輯，只需一塊掩模版就可以加以確定。32. 分析如圖所示ROM吉構（晶體管陣列），其中/=瓦,說明下面兩種結構© ftl |HJr-建id1-世itr%BZitr7qaitrC5C6aciQC3(a)%類型，以及簡述兩種結構的區別靜態結構的ROM由于采用了有比結構，即輸出的低電平取決于耗盡 型負載的導通電阻與增強型 NMO管的導通電阻的比值。為了 保證低電平達到要求，耗盡型負載的導通電阻要比增強型NMO要 大得多。這將導致各個位線（縱向）上輸出高電平的上升時間遠大于輸出低電平的下降時間,

25、有多位輸出時，輸出有高有低，因此上升時間就決定了信號的工作周期，是整個信號的工作速度受到上升時間的限制。由于處于低電平輸出的位線始終存在著電源到地的直流通路，其靜態功耗比較大。動態結構的優點是速度快、功耗小。動態 ROM吉構將譯碼和預 充電放 在同一節拍進行，使上拉時間不計算在輸出時間內，提高了速 度。因為 是無比結構，負載管和工作管的尺寸不用考慮彼此的關系， 只考慮各管 的充放電速度，通過加大負載管尺寸提高預充電的速度。33. 說明如圖所示采用標準CMO結構MUX （多路選擇器）電路中，邏輯電平 提升電路的工作原理邏輯電平提升電路是一個由倒相器和PMO管組成的正反饋回 路。當NMOS吉構的MUX在傳輸高電平時，隨著 Z端電位不斷地 上升（對節點電 容充電），倒相器的輸出電位不斷地下降，使得PMOS管由原先的截止轉向導通，加快了 Z點電位的提升速度，這時，即使MUX中的NMOSt已經截止（因為閾值損耗），通過導通的 PMO管 仍然能夠將Z點的電位提升 到電源電壓VDD另一方面，在 MUX的輸出端還同時得到了一個反相的信 號，增加了邏輯運用的靈活性。34. 依據下表，設計一個實現四種邏輯操作的電路，其中控制信號為K1K0,邏輯輸入為