設計含異步清零和同步加載與時鐘使能的計數器_圖文_第1頁
設計含異步清零和同步加載與時鐘使能的計數器_圖文_第2頁
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文檔簡介

1、4-1 設計含異步清零和同步加載與時鐘使能的計數器(1 實驗目的:熟悉 Quartus 的 VHDL 文本設計流程全過程,學習計數器的設計, 仿真和硬件測試。掌握原理圖與文本混合設計方法。(2 實驗原理:參考 3.4節。實驗程序為例 3-20。(3 實驗內容 1:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt10 ISPORT (CLK,RST,EN,LOAD : IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0;DOUT

2、: OUT STD_LOGIC_VECTOR(3 DOWNTO 0;COUT : OUT STD_LOGIC ;END cnt10;ARCHITECTURE behav OF cnt10 ISBEGINPROCESS (CLK, RST, EN, LOADV ARIABLE Q : STD_LOGIC_VECTOR(3 DOWNTO 0;BEGINIF RST='0' THEN Q := (OTHERS=>'0'ELSIF CLK'EVENT AND CLK='1' THENIF EN='1' THENIF (LOAD='0' THEN Q := DATA; ELSEIF Q<9 THEN Q := Q + 1;ELSE Q := (OTHERS=>'0'END IF;END IF;END IF;END IF;IF Q = "1001" THEN COUT <= '1'ELSE COUT <= '0'END IF;DOUT <= Q;END PROCESS;END behav;實

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