1、具有共模結點之差動平衡式電感Common Center-tap differential balanced inductors IC 編號：D35-93D -32t指導教授：邱煥凱 中央大學電機研究所教授 電話：03-4227151 ext 4467 E-mail: .tw 設計者：杜信龍 碩士班研究生 電話：0929661278 E-mail: 92521034..tw一、 中文摘要在此計畫中主要是建立一個應用在差動式RF電路電感的資料庫，而主要的幾何結構是平衡式的結構。用在差動式電路可以減低面積，較高的品質因子，及降低基板的雜訊干擾。 Abs

2、tractIn this project, it is to build a database of inductor applied in differential RF circuit and the geometry of inductor is balanced. It can reduce chip area , less quality factor and less substrate noise.KeywordsQ值，Q-factor，fQmax，Qmax。二、 計劃緣由與目的單晶片電感(monolithic inductor)已被廣泛應用在各種射頻積體電路上，如低雜訊放大器、

3、壓控震盪器或功率放大器等。儘管在矽製程上實現單晶片電感常會造成其品質因數過低的問題，但現有的研究仍朝向將電感實現於晶片內以達到外部元件達到最少數目以降低成本。射頻積體電路的特性好壞與電感的Q值有密切的關係，通常Q值越高的電感能帶給電路較好的特性。因此如何製作在工作頻率上高Q值的電感成為實現射頻積體電路的重要課題。而因本身結構的關係，可用在平衡式對稱性的電路，當平衡式電感以差動性驅動時有較高的品質因子。 (a)對稱性電感架架構 (b)對稱性低訊放大器(c) 對稱性壓控振盪器三、研究方法與成果3.1設計原理與方法從上式得知差動式驅動可以得到較好的品質因子。先對製程的結構及各層參數有所認識，考慮將來

4、如何量測，經過一些粗略的手算推導再layout ，經由電磁模擬軟體比對，最好經由兩種以上的的軟體證明，再做Design rule check。等晶片完成，再做模型的建構。整個流程如圖二。為了模型的準確性在，模型的建構中必需扣除PAD所產生的效應。模型分為兩個部份，一為電感本身與Dummy PAD，其等效模型如圖三，四。從ABCD矩陣分析便可萃取電感的等效電路。3.3 模擬與製作在電感的模擬方面我們使用ADS裡的moments程式。利用手算粗略估計感值，再轉入Cadence畫layout，在帶入電磁模擬，查看電感值，Q值與自振頻率有何影響。3.4 測試本次的晶片使用TSMC 0.35um 2P4

5、M的製程製作。電感測試元件在中央大學360實驗室使用On-wafer量測。3.5 討論(a)共振頻率方面：圈數愈少的電感，共振頻率愈大。因其面積相對佔的較小，寄生電容較小，所以其自振頻率較大。 (b)移動fQmax方面：圈數愈多，相對的串連電阻變大，隨著頻率變高，電阻效應會主要影響Qmax的大小。圈數愈大，Qmax往低頻移動。四、結論本次下線的電感皆完成測試，並且我們也對於電感的結構對Q值的影響及在不同圈數情況下對Qmax值及fQmax值的變化提出解釋。五、參考文獻1 J. Craninckx and M. J. Steyaert, “A 1.8-GHz low-phase-noise CMO

6、S VCO using optimized hollow spiral inductors,” IEEE J. Solid-State Circuits, vol. 32, pp.736-744, May 1997.2 C. P. Yue and S. S. Wong, “On-chip spiral inductors with patterned ground shields for Si-based RF ICs,” IEEE J. Solid-State Circuits, vol. 33, pp.743-752, May 1998.3 J. N. Burghartz, M. Soyu

7、er, and K. A. Jenkins, “Microwave inductors and capacitors in standard multilevel interconnect silicon technology,” IEEE Trans. Microwave Theory and Tech., vol. 44, pp.100-104, Jan. 1996.4 A. M. Niknejad and R. G. Meyer, “Analysis, design, and optimization of spiral inductors and transformers for Si

8、 RF ICs,” IEEE J. Solid-State Circuits, vol. 33, pp.1470-1481, Oct. 1998.5 A. Zolfaghari, A. Chan, and B. Razavi, “Stacked Inductors and Transformers in CMOS Technology,” IEEE J. Solid-State Circuits, vol. 36, no. 4, pp. 620-628, Apr. 2001.六、圖表<圖一>平面式電感電壓物理結構圖。<圖二>電感設計流程。<圖三>電感與Dum

9、my PAD 等效電路。<圖四>電感模型。<圖五>Dummy PAD模型。<圖六>第一個電感測試元件單端驅動與差動驅動量測結果。<圖七>第二組電感測試元件量測結果。W=10um S=2.1um R=30um* Chip Features CAD Tools * CKT name : Common Center-tap differential balanced inductors (設計名稱) HSPICETechnology : 0.35um 2P4M Silicide (使用製程) OPUSPackage : die (包裝種類)Chip Size :1.5 x 1.3 mm2 (晶片面積；mm2)Transistor/Gate Count : 0 (電晶體/邏輯閘數)Power Dissipation : .0mW (功率消耗；mW)Max. Frequency : 10000MHz