1、目錄第一章 緒論11.1系統背景11.2課程設計的主要內容和任務以及要達到的目標2第二章 系統電路設計22.1 系統總體設計框架結構22.1 系統硬件3第三章 系統軟件設計43.1 方案原理43.2 模塊設計43.3 總體模塊設計6第四章 實驗結果和分析74.1 實驗仿真結果7結束語8附錄10第一章 緒論1.1系統背景20世紀90年代，國際上電子和計算機技術較先進的國家，一直在積極探索新的電子電路設計方法，并在設計方法、工具等方面進行了徹底的變革，取得了巨大成功。在電子技術設計領域，可編程邏輯器件（如CPLD、FPGA）的應用，已得到廣泛的普及，這些器件為數字系統的設計帶來了極大的靈活性。這些

2、器件可以通過軟件編程而對其硬件結構和工作方式進行重構，從而使得硬件的設計可以如同軟件設計那樣方便快捷。這一切極大地改變了傳統的數字系統設計方法、設計過程和設計觀念，促進了EDA技術的迅速發展。 EDA技術就是以計算機為工具，設計者在EDA軟件平臺上，用硬件描述語言VHDL完成設計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術的出現，極大地提高了電路設計的效率和可操作性，減輕了設計者的勞動強度。 利用EDA工具，電子設計師可以從概念、算法、協議等開始設計電子系統，大量工作可以通過計算機完成，并可

3、以將電子產品從電路設計、性能分析到設計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。 現在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產、生物、醫學、軍事等各個領域，都有EDA的應用。目前EDA技術已在各大公司、企事業單位和科研教學部門廣泛使用。例如在飛機制造過程中，從設計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術。1.2課程設計的主要內容和任務以及要達到的目標（1）主要內容和任務 完成彩燈控制系統的設計與制作，在計算機上用MAX+plus 仿真后要能在實驗箱上實現，熟悉可編程邏輯器件的使用，學會自己燒程序并應用于實踐。（2）目標設計一個彩燈

4、控制器，具有3種花樣的變化，最后一次是將前三種的循環。并且具有四種頻率的變化。整個系統有三個輸入信號，分別為音頻輸入脈沖信號clk2,復位清零信號CLR,彩燈輸入控制脈沖clk1。最后按照FPGA的開發流程和VHDL語言建模、仿真、綜合、下載、適配，用EDA6000實驗箱上的FPGA系統實現了相應的功能。 第二章 系統電路設計2.1 系統總體設計框架結構分頻器四選一48進制計數器顯示模塊 圖2-1 系統框圖2.1 系統硬件 該系統使用的是ACEX1K-EP1K30TC144-3芯片。其具體的電路如下： 圖2-2 系統的硬件圖 第三章 系統軟件設計3.1 方案原理彩燈設計總體采用分模塊的方法來完

5、成，包括分頻器、4選1選擇器、48進制計數器、彩燈控制器四大部分。其中彩燈控制器是用來控制16個LED，使其呈現出不同的花型，而彩燈控制器的輸出則是由48進制計數器來控制。通過一個集成分頻器來將輸入的頻率分成幾種不同的頻率，然后通過一個四選一選擇器擇性不同頻率，從而實現彩燈不同的速率。通過一個顯示模塊來顯示不同的花樣，該模塊的使能端實現四種狀態的切換顯示。3.2 模塊設計（1）集成分頻器模塊 設計分頻器來用不同的頻率控制不同的彩燈速率輸出。 模塊說明：通過分頻器可以實現不同頻率的轉換，clk為輸入信號，clk_out_1hz,clk_out_2hz,clk_out_4hz為輸出信號，還有一個信

6、號為系統時鐘（2）4選1選擇器模塊通過一個使能端來控制不同的狀態，狀態用 A,B,C,D表示。（3）48進制計數器模塊48進制模塊用來控制彩燈輸出模塊來控制彩燈的顯示模塊，即當計數到49時自動轉到到第一種狀態，實現循環控制，不然到49將停止。RST:系統清零信號，低電平有效Clk:輸入信號 用來給模塊提供工作頻率CQ【5.0】:48進制計數器的輸出（4）彩燈顯示模塊燈控制模塊用來直接控制彩燈的輸出，使彩燈表現出不同的花樣。通過使能端來實現不同狀態的轉換。X5.0:不同的輸入使彩燈控制模塊有不同的輸出即彩燈顯示出不同的花樣。K1.0: 即使能端，來控制不同狀態的切換。Y15.0:輸出信號 直接與

7、彩燈相連來控制彩燈。3.3 總體模塊設計整個系統就是各個分模塊組成來實現最后的彩燈控制功能，用一個時鐘為分頻器的輸入來進行分頻處理，通過四選一來切換不同頻率，再通過顯示模塊顯示第四章 實驗結果和分析4.1 實驗仿真結果（1）分頻說明:該程序是將時鐘進行二分頻，將分頻的信號再分頻，就變成四分頻了，將四分頻的信號再二分頻就可以變八分頻了（2）四選一（3）48進制計數器(4) 顯示模塊說明：使能端控制的是四種狀態的轉換，第四種狀態是前三種狀態的循環。結束語彩燈控制器EDA設計實驗剛開始，拿著選定的題目不知如何入手。不過通過指導老師馮杰老師的說明與提示，心中才有了譜。將整個系統根據不同的功能化分成模塊

8、，再分別進行設計，逐個攻破，最后再將其整合即可。通過這次課程設計，使我受益頗多。既鞏固了課堂上學到的理論知識，又掌握了常用集成電路芯片的使用。在此基礎上學習了數字系統設計的基本思想和方法，學會了科學地分析實際問題，通過查資料、分析資料及請教老師和同學等多種途徑，獨立解決問題。同時，也培養了我認真嚴謹的工作作風。只有這樣才能有實質的進步，還有要和同學共同討論，解決各種困難，在困難中你能了解更多的非課本的知識，還能再找錯誤的同時鍛煉你的觀察力，所以我知道了很多器件的作用，并了解到什么樣的現象是哪塊的電路出現了錯誤，小小的成功給了我很大的動力，也感受到探索的樂趣。 附錄（1）分頻程序LIBRARY

9、IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY fenping IS PORT( clk: INSTD_LOGIC; clk_out_1hz,clk_out_2hz,clk_out_4hz: OUT STD_LOGIC );END fenping; ARCHITECTURE a OF fenping IS signal full1,full2,full3:STD_LOGIC; begin p_a:process(clk) begin if clk'event and clk='1&#

10、39; then full3<=not full3; end if; clk_out_4hz<=full3; end process; p_b:process(full3) begin if full3'event and full3='1' then full2<=not full2; end if; clk_out_2hz<=full2; end process; p_c:process(full2) begin if full2'event and full2='1' then full1<=not full1

11、; end if; clk_out_1hz<=full1; end process;end a;(2) 四選一library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux41 is port( a,b,c,d :in std_logic; s :in std_logic_vector(1 downto 0); y:out std_logic);end mux41;architecture behav of mux41 is begin process(a,b,c,d,s) begin

12、 if s="00" then y<=a; elsif s="01" then y<=b; elsif s="10" then y<=c; else y<=d; end if; end process; end behav;（3）48進制計數器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY cnt48 IS PORT (CLK,RST : IN STD_LOGIC; CQ : OUT STD_LOGI

13、C_VECTOR(5 DOWNTO 0); COUT : OUT STD_LOGIC ); END cnt48;ARCHITECTURE behav OF cnt48 IS signal DQ : STD_LOGIC_VECTOR(5 DOWNTO 0);BEGIN PROCESS(CLK, RST) BEGIN IF RST = '1' THEN DQ<="000000" ELSIF CLK'EVENT AND CLK='1' THEN IF DQ="110000" THEN DQ<="00

14、0000"COUT<='1' ELSE DQ<=DQ+'1'COUT<='0' END IF; END IF;END PROCESS; CQ<= DQ;END behav;(4）顯示模塊LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_unsigned.ALL ; ENTITY xianshi is PORT ( x : IN STD_LOGIC_VECTOR(5 DOWNTO 0); k : IN STD_LOGIC_VECTOR(1

15、 DOWNTO 0); y : OUT STD_LOGIC_vector(15 downto 0) ); END ; ARCHITECTURE one OF xianshi IS BEGIN PROCESS( x) BEGIN if k="00" then CASE x(3 downto 0) IS when "0000"=> y<="0000000000000001" ; when "0001"=> y<="0000000000000010" ; when "

16、0010"=> y<="0000000000000100" ; when "0011"=> y<="0000000000001000" ; when "0100"=> y<="0000000000010000" ; when "0101"=> y<="0000000000100000" ; when "0110"=> y<="0000000001000000

17、" ; when "0111"=> y<="0000000010000000" ; when "1000"=> y<="0000000100000000" ; when "1001"=> y<="0000001000000000" ; END CASE ; elsif k="01" then CASE x(5 downto 0) IS when "010110"=> y<=&qu

18、ot;0000001000000000" ; when "010111"=> y<="0000000100000000" ; when "011000"=> y<="0000000010000000" ; when "011001"=> y<="0000000001000000" ; when "011010"=> y<="0000000000100000" ; when &qu

19、ot;011011"=> y<="0000000000010000" ; when "011100"=> y<="0000000000001000" ; when "011101"=> y<="0000000000000100" ; when "011110"=> y<="0000000000000010" ; when "011111"=> y<="000

20、0000000000001" ; END CASE ; elsif k="10" then CASE x(5 downto 0) IS when "100110"=> y<="0000001001000000" ; when "100111"=> y<="0000000110000000" ; when "101000"=> y<="0000001001000000" ; END CASE ; elsif k=

21、"11" then CASE x(5 downto 0) IS when "000000"=> y<="0000000000000001" ; when "000001"=> y<="0000000000000010" ; when "000010"=> y<="0000000000000100" ; when "000011"=> y<="0000000000001000&qu

22、ot; ; when "000100"=> y<="0000000000010000" ; when "000101"=> y<="0000000000100000" ; when "000110"=> y<="0000000001000000" ; when "000111"=> y<="0000000010000000" ; when "001000"=> y<="0000000100000000" ; when "001001"=> y<="0000001000000000" ; when "010110"=> y<="0000001000000000" ; when "010111"=> y<="0000000100000000" ; whe