1、鄭州輕工業(yè)學院課程設計說明書題目： 基于FPGA的電子鐘設計 姓 名： 事實上 院 （系）： 電子信息工程學院 專業(yè)班級： 電子信息工程14-2 學 號： 指導教師： 蔡超峰 成 績： 時間： 2017 年 6 月 19 日至 2017 年 6 月 25 日鄭州輕工業(yè)學院課 程 設 計 任 務 書題目 基于FPGA的電子鐘設計 專業(yè)、班級 電子信息工程14-2 學號 541401056514 姓名 * 主要內容、基本要求、主要參考資料等：主要內容：要求學生使用VHDL語言設計一個顯示時（2位）、分（2位）、秒（2位）的6個數字的多功能電子鐘。該電子鐘既可以作為鬧鐘，也可以作為計時器。系統(tǒng)的時鐘

2、頻率為1024Hz，要求給出復位鍵、報警鍵、調整時鐘等按鍵設計。基本要求：1、 掌握FPGA的程序設計方法。 2、 掌握硬件描述語言語法。 3、給出設計思路與框圖4、程序設計完成后要求在軟件中實現功能仿真。主要參考資料：1、周潤景.基于Quartus的FPGA/CPLD數字系統(tǒng)設計實例M.電子工業(yè)出版社.2007,82、林明權 馬維旻VHDL數字控制系統(tǒng)設計范例.電子工業(yè)出版社2003,13、褚振勇. FPGA設計及應用（第三版）M.西安電子科技大學出版社.2012,4完 成 期 限： 指導教師簽名： 課程負責人簽名： 2017年 6月 18日摘 要伴隨著集成電路技術的發(fā)展, 電子設計自動化(

3、EDA)技術逐漸成為數字電路設計的重要手段。 基于FPGA的EDA技術的發(fā)展和應用領域的擴大與深入，使得EDA技術在電子信息，通信，自動控制，計算機等領域的重要性日益突出。本設計給出了一種基于FPGA的多功能數字鐘方法，采用EDA作為開發(fā)工具，VHDL語言和圖形輸入為硬件描述語言，QuartusII作為運行程序的平臺，編寫的程序經過調試運行，波形仿真驗證，下載到EDA實驗箱的FPGA芯片，實現了設計目標。系統(tǒng)主芯片采用CycloneII系列EP2C35F672C8。采用自頂向下的設計思想，將系統(tǒng)分為五個模塊:分頻模塊、計時模塊、報時模塊、顯示模塊、頂層模塊。用VHDL語言實現各個功能模塊, 圖

4、形輸入法生成頂層模塊. 最后用QuartusII軟件進行功能仿真, 驗證數字鐘設計的正確性。測試結果表明本設計實現了一個多功能的電子鐘功能，具有時、分、秒計時顯示功能，以24小時循環(huán)計時；具有校正小時和分鐘的功能；以及清零，整點報時功能。關鍵詞：EDA技術；FPGA；數字鐘；VHDL語言；自頂向下目 錄 1 緒論51.1 研究背景51.2 研究目的61.3 研究方法和內容62 本軟件開發(fā)環(huán)境72.1 FPGA簡介72.1.1 FPGA概述72.1.2 FPGA基本結構72.1.3 FPGA系統(tǒng)設計流程82.1.4 FPGA開發(fā)編程原理92.2 QuartusII設計平臺92.2.1 軟件開發(fā)環(huán)

5、境及基本流程92.2.2 軟件的具體設計流程103 總體設計方案114 軟件設計與功能實現124.1 分頻模塊功能的軟件設計與實現124.2 計時校時模塊功能的軟件設計與實現134.3 整點報時模塊功能的軟件設計與實現134.4 掃描譯碼顯示模塊功能的軟件設計與實現134.5 頂層模塊功能的軟件設計與實現145 系統(tǒng)功能調試及分析146 結論15參考文獻161 緒論現代社會的標志之一就是信息產品的廣泛使用，而且是產品的性能越來越強，復雜程度越來越高，更新步伐越來越快。支撐信息電子產品高速發(fā)展的基礎就是微電子制造工藝水平的提高和電子產品設計開發(fā)技術的發(fā)展。前者以微細加工技術為代表，而后者的代表就

6、是電子設計自動化（electronic design automatic,EDA）技術。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。而FPGA是特殊的ASIC芯片，與其他的ASIC芯片相比，它具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產品無需測試、質量穩(wěn)定以及可實時在線檢測等優(yōu)點。本設計采用的VHDL語言是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設計；支持結構、數據流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強，因此在實際應用中越來越廣泛。數字化的鐘表給人們帶來了極大的方便。近些年，隨著科技的發(fā)展和

7、社會的進步，人們對數字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數字鐘不管在性能還是在樣式上都發(fā)生了質的變化，有電子鬧鐘、數字鬧鐘等等。而基于FPGA的數字鐘設計能極大的擴展其功能。1.1 研究背景當今電子產品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產品在設計上的顯著區(qū)別是大量使用大規(guī)模可編程邏輯器件，使產品的性能提高，體積縮小，功耗降低。同時廣泛運用現代計算機技術，提高產品的自動化程度和競爭力，縮短研發(fā)周期。EDA技術正是為了適應現代電子技術的要求，吸收眾多學科最新科技成果而形成的一門新技術。EDA是電子設計自動化（Elcctronic Design

8、Automation）的縮寫，是90年代初從CAD（計算機輔助設備），CAM(計算機輔助制造)，CAT（計算機輔助測試）和CAE（計算機輔助工程）的概念發(fā)展而來的。EDA技術是以計算機為工具，根據硬件描述語言VHDL完成設計文件，自動的完成邏輯編譯，化簡，分割，綜合及優(yōu)化，布局布線，仿真以及對特定目標芯片的適配編譯和編程下載等工作。典型的EDA工具中必須包含兩個特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設計者在EDA平臺上完成的針對某個系統(tǒng)項目的VHDL原理圖或狀態(tài)圖形描述，針對給定的硬件系統(tǒng)組件，進行編譯，優(yōu)化，轉換和綜合，最終獲得我們將實現的功能的描述文件。綜合器在工作前，必須給定

9、要實現的硬件結構參數，它的功能就是將軟件描述與給定的硬件結構用一定的方式聯系起來，也就是說綜合器是軟件描述與硬件實現的一座橋梁。綜合過程就是將電路的高級語言描述轉換成低級的，可與目標器件CPLD相映射的網表文件。適配器的功能是將由綜合器產生的網表文件配置與指定的目標器件中，產生最終的下載文件。適配器所選的目標器件（CPLD芯片）必須包含于在綜合器中已指定的目標器件系列。本次數字鐘設計利用VHDL硬件描述語言和圖形輸入相結合的編程方式，并通過可編程邏輯器件FPGA進行硬件設計，用LED數碼管動態(tài)顯示計時結果。數字鐘可以由各種技術實現，如單片機等。利用可編程邏輯器件具有其他方式沒有的特點，它具有成

10、功率高，理論與實踐結合緊密，體積小，容量大，I/O口豐富，易編程和加密等特點，并且它還具有開放的界面，豐富的設計庫，模塊化的工具等優(yōu)良性能，應用非常方便。因此，本設計采用可編程邏輯器件FPGA來實現。1.2 研究目的現在是一個知識爆炸的新時代。新產品、新技術層出不窮，電子技術的發(fā)展更是日新月異。可以說，電子技術的應用無處不在，電子技術正在不斷地改變我們的生活，改變著我們的世界。鐘表的數字化給人們生產生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。諸如定時自動報警、定時啟閉電路、定時開關烘箱、通斷動力設備，甚至各種定時電氣的自動啟用等，所有這些，都是以鐘表數字化為基礎的。因此，研究數字

11、鐘及擴大其應用，有著非常現實的意義。1.3 研究方法和內容本設計主要研究基于FPGA的數字鐘，采用EDA作為開發(fā)工具，VHDL語言和圖形輸入為硬件描述語言，采用自頂向下的設計思想，QuartusII軟件作為運行程序的平臺。設計的數字鐘時間以24小時為一個周期,用LED數碼管動態(tài)顯示時、分、秒。具有清零和整點報時功能，可以對小時，分鐘進行單獨校對，使其校正到標準時間。校對時間由按鍵進行控制，為了保證計時的穩(wěn)定及準確，須由晶體振蕩器提供時間基準信號并經分頻得到。2 本軟件開發(fā)環(huán)境2.1 FPGA簡介2.1.1 FPGA概述FPGA是現場可編程門陣列(Field Programmable Gate

12、Array)的簡稱，與之相應的CPLD是復雜可編程邏輯器件(Complex Programmable Logic Device)的簡稱，兩者的功能基本相同，只是實現原理略有不同，有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件CPLD/FPGA。CPLD/FPGA幾乎能完成任何數字器件的功能，上至高性能CPU，下至簡單的74電路。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設計一個數字系統(tǒng)。通過軟件仿真可以事先驗證設計的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時修改設計而不必改動硬件電路。使用CPLD/FPGA開發(fā)數字電路，可以大大縮短

13、設計時間，減少PCB面積，提高系統(tǒng)的可靠性。這些優(yōu)點使得CPLD/FPGA技術在20世紀90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言VHDL的進步。2.1.2 FPGA基本結構FPGA具有掩膜可編程門陣列的通用結構，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現不同的設計。FPGA一般由3種可編程電路和一個用于存放編程數據的靜態(tài)存儲器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLB-Configurable Logic Block）、輸入/輸出模塊（IOB-I/O Block）和互連資源（IRInterconnect Resource）。可

14、編程邏輯模塊CLB是實現邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構成特定功能的電路。2.1.3 FPGA系統(tǒng)設計流程一般說來，一個比較大的完整的項目應該采用層次化的描述方法：分為幾個較大的模塊，定義好各功能模塊之間的接口，然后各個模塊再細分去具體實現，這就是自頂向下的設計方法。目前這種高層次的設計方法已被廣泛采用。高層次設計只是定義系統(tǒng)的行為特征，可以不涉

15、及實現工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉換為針對某種工藝優(yōu)化的網絡表，使工藝轉化變得輕而易舉。CPLD/FPGA系統(tǒng)設計的工作流程如圖1所示。系統(tǒng)劃分編譯器代碼級功能仿真綜合器適配前時序仿真適配器CPLD/FPGA實現適配后仿真模型適配后時序仿真適配報告ASIC實現VHDL代碼或圖形方式輸入仿真綜合庫器件編程文件圖1 CPLD/FPGA系統(tǒng)設計流程2.1.4 FPGA開發(fā)編程原理硬件設計需要根據各種性能指標、成本、開發(fā)周期等因素，確定最佳的實現方案，畫出系統(tǒng)框圖，選擇芯片，設計PCB并最終形成樣機。CPLD/FPGA軟件設計可分為兩大塊：編程語言和編程工具。編

16、程語言主要是VHDL硬件描述語言；編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件QuartusII以及第三方工具。具體的設計輸入方式有以下幾種：1.VHDL語言。VHDL既可以描述底層設計，也可以描述頂層的設計，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項目最后所能達到的性能與設計人員的水平、經驗以及綜合軟件有很大的關系。2.圖形方式。可以分為電路原理圖描述，狀態(tài)機描述和波形描述3種形式。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。一般大都使用成熟的IP核和中小規(guī)模集成電路所搭成的現成電路，整體放到一片可編程邏輯器件的內部去，其硬件工作速度和芯

17、片利用率很高，但是當項目很大時，該方法就顯得有些繁瑣；狀態(tài)機描述主要用來設計基于狀態(tài)機思想的時序電路。在圖形的方式下定義好各個工作狀態(tài)，然后在各個狀態(tài)上輸入轉換條件以及相應的輸入輸出，最后生成HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內部。由于狀態(tài)機到HDL語言有一種標準的對應描述方式，所以這種輸入方式最后所能達到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關系。2.2 QuartusII設計平臺2.2.1 軟件開發(fā)環(huán)境及基本流程本設計所用軟件主要是QuartusII，在此對它做一些介紹。QuartusII是Altera

18、提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大的可編程邏輯器件供應商之一。QuartusII提供了一種與結構無關的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。Altera公司的QuartusII 開發(fā)工具人機界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。QuartusII軟件完全支持VHDL設計流程，其內部嵌有VHDL邏輯綜合器。QuartusII 也可以利用第三方的綜合工具，如FPGA Compiler II，并能直接調用這些工具。同樣，QuartusII具備仿真功能，同時也支持第三方的仿真工具。此外，QuartusII與MATLAB和DSP Build

19、er結合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現的關鍵EDA技術。QuartusII包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器、適配器、裝配器、時序分析器、設計輔助模塊、EDA網表文件生成器、編輯數據接口等。可以通過選擇Start Compilation來運行所有的編譯器模塊，也可以通過選擇Start單獨運行各個模塊。在Compiler Tool窗口中，可以打開該模塊的設置文件或報告文件，或者打開其它相關窗口。在設計輸入之后，QuartusII的編譯器將給出設計輸入的錯誤報告。QuartusII擁有性能良好的設計錯誤定位器，用于確定文本或圖形設計中的錯誤。在進行

20、編譯后，可對設計進行時序仿真。在仿真前，需要利用波形編輯器編輯一個波形激勵文件。編譯和仿真檢測無誤后，便可將下載信息通過QuartusII提供的編程器下載入目標器件中了。2.2.2 軟件的具體設計流程1.建立工作庫文件夾和編輯設計文件首先建立工作庫目錄，以便存儲工程項目設計文件。任何一項設計都是一項工程（Project），都必須首先為此工程建立一個放置與此工程相關的所有設計文件的文件夾。此文件夾將被EDA軟件默認為工作庫。 一般來說，不同的設計項目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。2.創(chuàng)建工程使用New Project Wizard可以為工程指定工作目錄、分配

21、工程名稱以及指定最高層設計實體的名稱，還可以指定要在工程中使用的設計文件、其它源文件、用戶庫和EDA工具，以及目標器件系列和具體器件等。3.編譯前設置在對工程進行編譯處理前，必須做好必要的設置。步驟如下：a.選擇FPGA目標芯片b.選擇配置器件的工作方式c.選擇配置器件和編程方式d.選擇輸出設置e.選擇目標器件閑置引腳的狀態(tài)4.全程編譯QuartusII編譯器是由一系列處理模塊構成的，這些模塊負責對設計項目的檢錯、邏輯綜合、結構綜合、輸出結果的編輯配置，以及時序分析。在這一過程中，將設計項目適配到FPGA目標器中，同時產生多種用途的輸出文件。編譯器首先檢查出工程設計文件中可能的錯誤信息，供設計

22、者排除。然后產生一個結構化的以網表文件表達的電路原理圖文件。如果編譯成功，可以見到工程管理窗口左上角顯示了工程（例如工程div）的層次結構和其中結構模塊耗用的邏輯宏單元數；在此欄下是編譯處理流程，包括數據網表建立、邏輯綜合、適配、配置文件裝配和時序分析等；最下欄是編譯處理信息；中欄式編譯報告項目選擇菜單，單擊其中各項可以詳細了解編譯與分析結果。5.時序和功能仿真工程編譯通過后，必須建立VWF文件對其功能和時序性質進行仿真測試，以了解設計結果是否滿足原設計要求。可以自己設置輸入信號，再由功能仿真出輸出信號。這能在軟件上實現硬件的功能，大大提高了硬件電路調試成功率。6.編程下載編程下載指將編程數據

23、放到具體的可編程器件中去。如果以上所有的過程都沒有發(fā)現問題，即滿足設計要求，就可以將適配器產生的配置/下載文件通過FPGA編程器或下載電纜載入目標芯片FPGA中。對FPGA來說就是將數據文件“配置”到FPGA中去。3 總體設計方案數字鐘實際上是一個對標準頻率（1HZ）進行計數的計數電路。由于計數的起始時間不可能與標準時間一致，故需要在電路上加一個校時電路，同時標準的1HZ時間信號必須做到準確穩(wěn)定。通常使用石英晶體振蕩器電路構成數字鐘。圖2所示為數字鐘的一般構成框圖。主要包括晶振電路、復位電路、按鍵電路、譯碼掃描和顯示電路、報時電路。FPGALED數碼管譯碼電路 按鍵電路LED數碼管顯示電路 復

24、位電路LED數碼管掃描電路 晶振電路整點報時電路 圖2 數字鐘硬件構成框圖晶振電路產生穩(wěn)定的10MHZ的高頻脈沖信號，作為數字鐘的時間基準，然后經過軟件分頻10000次輸出標準秒脈沖1HZ。秒計數器滿60后向分計數器進位，分計數器滿60后向小時計數器進位，小時計數器按照“24翻1”規(guī)律計數。計滿后各計數器清零，重新計數。計數器的輸出分別經譯碼器送數碼管顯示。計時出現誤差時，可以用校時電路校時、校分。在控制信號中除了一般的校時信號外，還有時鐘清零信號，可以使數字鐘復位清零。控制信號由3個按鍵S1、S2、S3輸入，分別實現校時、校分、復位清零功能。掃描譯碼顯示電路由七段譯碼器完成，顯示由8位數碼管

25、構成。4 軟件設計與功能實現4.1 分頻模塊功能的軟件設計與實現 晶體振蕩器是構成數字式時鐘的核心，晶振的穩(wěn)定度及頻率的精度決定了數字鐘計時的準確程度，它保證了時鐘的走時準確及穩(wěn)定。石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且，振蕩信號的頻率與振蕩電路中的R、C元件的數值無關。因此，這種振蕩電路輸出的是準確度極高的信號。然后再利用分頻電路，將其輸出信號轉變?yōu)槊胄盘枺浣M成框圖如圖3。秒信號分頻電路石英晶體振蕩電路秒信號圖3 秒信號產生電路框圖本系統(tǒng)使用的晶振電路給數字鐘提供一個頻率穩(wěn)定準確的10MHz的方波信號，其輸出至分頻電路。經分頻后輸出1

26、HZ的標準秒信號CLK1HZ,用于秒信號，校時電路和報時電路。4.2 計時校時模塊功能的軟件設計與實現時間計數模塊由60進制的秒計數，60進制的分計數和24進制的小時計數分別實現。當數字鐘處于正常計數狀態(tài)時,秒計數器對1Hz 的標準信號進行計數,在其進位輸出信號作為分計數器的使能端,而分計數器的進位輸出信號又作為時計數器的使能端。數字鐘除了正常計時外,通過兩個按鍵S1，S2分別實現對小時、分鐘的調整。這兩個按鍵的作用,就是用來產生時計數器、分計數器的另一路使能信號按鍵使能信號.由于它們的基準信號都是1Hz ,故有按鍵使能信號時,它們會迅速增加,達到調整時間的目的。4.3 整點報時模塊功能的軟件

27、設計與實現整點報時模塊是根據秒、分的輸出數值,與程序設定的時間作比較,當時間為59 分55 秒、56 秒、57 秒、58 秒、59 秒時,整點報時模塊的LED燈控制信號有輸出，LED燈閃爍。4.4 掃描譯碼顯示模塊功能的軟件設計與實現 動態(tài)掃描電路將計數器輸出的8421BCD碼轉換為數碼管需要的邏輯狀態(tài)，并且輸出數碼管的片選信號和位選信號。所謂動態(tài)掃描顯示方式是在顯示某一位LED顯示塊的數據的時候，讓其它位不顯示，然后在顯示下一位的數據，同時關閉其他顯示塊。這樣做可以使每一個顯示塊顯示與自己相對應的數據。只要保證每一位顯示的時間間隔不要太大，利用人眼的視覺暫留的現象，就可以造成各位數據同時顯示

28、的假象。 顯示譯碼電路，選擇八位七段數碼管作為顯示單元電路。計數器實現了對時間的累計并以8421BCD碼的形式輸送到動態(tài)掃描模塊，由譯碼電路將8421BCD碼轉換為七段碼，再由數碼管顯示出來。4.5 頂層模塊功能的軟件設計與實現將分頻模塊，計時校時模塊，報時模塊和顯示模塊創(chuàng)建的符號文件在新建的頂層模塊圖形編輯文件中調用，進行模塊符號間的連線，設置輸入，輸出引腳。編寫好頂層模塊后，進行編譯仿真，驗證程序的正確性。5 系統(tǒng)功能調試及分析本系統(tǒng)只含有FPGA自編程硬件設計電路，整個系統(tǒng)比較簡單。因此在系統(tǒng)調試中采用自低向上的調試方法，也就是先進行各個單元模塊的軟件編譯，在各個單元模塊調試好后再把各個

29、單元模塊綜合起來進行系統(tǒng)的整體的編譯和功能仿真。數字鐘系統(tǒng)的整體功能仿真波形圖如下圖4。功能仿真無誤后，通過下載電纜將設計文件加載到目標器件FPGA，通過控制按鍵觀察LED顯示是否達到數字鐘的設計要求。圖4 數字鐘系統(tǒng)的整體功能仿真波形圖6 結論本文提出了一種基于FPGA的數字鐘設計方案，從硬件和軟件兩個方面詳細地介紹了設計思想和過程，最終設計出了數字鐘，將設計程序加載到實驗箱上運行調試后，時、分、秒能夠正常計數，并能由控制鍵分別校正時、分的顯示，整點報時功能正常。最終結果與預期效果一致，完成了預期的設計任務。論文取得了如下結果：1.采用了FPGA芯片CycloneII系列EP2C35F672

30、C8作為核心器件。設計的數字鐘系統(tǒng)的硬件電路，能夠完成數字鐘的校時，計時，報時，顯示等實時任務。2.運用自頂向下的思想。將整個系統(tǒng)分成幾個模塊分別設計，再用頂層模塊塊將它們聯系起來，實現數字鐘整體的功能，降低了系統(tǒng)設計的難度。3.采用了VHDL語言為主，圖形輸入為輔的編程方法。優(yōu)點是編程方法靈活，而且編寫的程序具有很好的移植性，同樣適用于其他FPGA芯片的數字鐘設計。4.采用QuartusII軟件進行編譯和仿真，可以不管硬件而先進行軟件的仿真，并能根據仿真結果分析設計存在的問題和缺陷，從而進行程序的調試和完善，這大大的提高了編程的成功率。參考文獻1 廖日坤，CPLD/FPGA嵌入式應用開發(fā)技術

31、白金手冊，中國電力出版社，2003，212-218。2 王開軍,姜宇柏，面向CPLD/FPGA的VHDL設計,機械工業(yè)出版社,2006，28-65。3 趙保經，中國集成電路大全，國防工業(yè)出版社,1985。4 高吉祥，電子技術基礎實驗與課程設計，電子工業(yè)出版社，2002。5 呂思忠，數子電路實驗與課程設計，哈爾濱工業(yè)大學出版社，2001。6 趙志杰，集成電路應用識圖方法，機械工業(yè)出版社，2003，35-40。7 張慶雙，電子元器件的選用與檢測，機械工業(yè)出版社，2003。8 譚會生，張昌凡，EDA技術及應用，西安電子科技大學出版社,2002。9 李可，數字鐘電路及應用M，北京:電子工業(yè)出版社，19

32、96。附 錄數字鐘子模塊程序1.分頻模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity FP isport(clk: in std_logic;clk1HZ: out std_logic);end FP;architecture behave of FP issignal clk_count1: std_logic_vector(13 downto 0);begin process(clk)begin if(clk'e

33、vent and clk='1')thenif(clk_count1<10000)then clk_count1<=clk_count1+1;else clk_count1<="00000000000001"end if;end if;end process;clk1HZ<=clk_count1(13);END BEHAVE;2.計時校時模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.

34、all;entity JS isport(clkHZ: in std_logic;clk: in std_logic;rst: in std_logic;s1, s2: in std_logic;sec1,sec10,min1,min10,hour1,hour10: BUFFER INTEGER);end JS;architecture behave of JS isBEGINprocess(clkHZ,rst)begin if(rst='0') thensec1<=0;sec10<=0;min1<=0;min10<=0;hour1<=0;hour10<=0;elsif(clkHZ'event and clkHZ='1')thenif(s1='0') thenif(hour1=9) thenhour1<=0; hour10<=hour10+1;elsif(hour10=2 and hour1