1、精選優質文檔-傾情為你奉上實驗七 偽隨機序列發生器設計一、 實驗目的1 掌握偽隨機序列（m序列）發生器的基本原理和設計方法；2 深入理解VHDL中signal和variable的不同及其應用；二、 設計描述及方法1 偽隨機序列概述在擴展頻譜通信系統中，偽隨機序列起著十分關鍵的作用。在直接序列擴頻系統得發射端，偽隨機序列將信息序列的頻譜擴展，在接收端，偽隨機序列將擴頻信號恢復為窄帶信號，進而完成信息的接收。m序列又稱為最長線形反饋移位寄存器序列，該序列具有很好的相關性能。m序列發生器的基本結構為：其中（Cr，Cr-1，C0）為反饋系數，也是特征多項式系數。這些系數的取值為“1”或“0”，“1”表

2、示該反饋支路連通，“0”表示該反饋支路斷開。下圖為實際m序列發生器的電路圖：圖中利用D觸發器級聯的方式完成移位寄存器的功能。在系統清零后，D觸發器輸出狀態均為低電平，為了避免m序列發生器輸出全“0”信號，圖中在“模二加”運算后添加了一個“非門”。從圖中A、B、C、D四個節點均可得到同一m序列，只是序列的初始相位不同。特征多項式系數決定了一個m序列的特征多項式，同時也決定了一個m序列。下表給出了部分m序列的反饋系數（表中的反饋系數采用八進制表示）2 電路設計基本方法本實驗要設計一個寄存器級數為5的m序列發生器，從m序列發生器反饋系數表可知，有三個反饋系數可選，即可以產生三種不同的m序列；在以下設

3、計的接口描述中choice（1 downto0）為m序列選擇輸入信號，clk為時鐘輸入信號，reset為復位信號，psout為m序列輸出信號。clkresetmps.vhdchoice(1 downto 0)psout三、 程序代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mps isport (clk,reset : in std_logic; choice : in std_logic_vector(1 downto 0); psout: out std_logic );e

4、nd mps;architecture behave of mps issignal a :std_logic_vector(4 downto 0);signal k:std_logic;beginprocess(clk,reset,choice,a)begincase choice iswhen "00"=> k<=not(a(3) xor a(2);when "01"=> k<=not(a(4) xor a(3)xor a(2)xor a(0);when "10"=> k<=not(a(4) xor a(2)xor a(1)xor a(0);when others =>k<='X'end case;if clk'event and clk='1' thena(0)<=k;for i in 1 to 4 loop a(i)<=a(i-1);end loop;end if;if(reset='1') thena<="00000&