1、2022-2-16邏輯設計基礎1第第12章章 寄存器和計數器寄存器和計數器2022-2-16邏輯設計基礎2uRegisters and Register TransfersuShift RegistersuDesign of Binary CountersuCounters for Other SequencesuCounter Design Using S-R and J-KuSummaryOutline:2022-2-16邏輯設計基礎312.1Registers and Register Transfers圖圖12-1: 由由D型觸發器構成的帶置數端的型觸發器構成的帶置數端的4位寄存器位寄

2、存器2022-2-16邏輯設計基礎42022-2-16邏輯設計基礎5Figure 12-2: Data Transfer Between Registers2022-2-16邏輯設計基礎6Figure 12-3: Logic Diagram for 8-Bit Register with Tri-State Output2022-2-16邏輯設計基礎7Fig 12-4: Data Transfer Using a Tri-State Bus2022-2-16邏輯設計基礎8Fig12-5: N-Bit Parallel Adder with Accumulator2022-2-16邏輯設計基礎9

3、Figure 12-6: Adder Cell with Multiplexer2022-2-16邏輯設計基礎1012.2 Shift RegistersFigure 12-72022-2-16邏輯設計基礎11Fig 12-8: 8-Bit Serial-In, Serial-Out Shift Register2022-2-16邏輯設計基礎12Fig 12-9 圖圖12-8中移位寄存器的典型時序圖中移位寄存器的典型時序圖2022-2-16邏輯設計基礎13Figure 12-10: 并行輸入輸出的右移寄存器并行輸入輸出的右移寄存器2022-2-16邏輯設計基礎142022-2-16邏輯設計基礎

4、15Table 12-1: Shift Register OperationInputs N ext S tate A ction S h (S hift) Ld (Load) Q3+ Q2+ Q1+ Q0+ 0 0 Q3 Q2 Q1 Q0 no change 0 1 D3 D2 D1 D0 load 1 X S I Q3 Q2 Q1 right shift 2022-2-16邏輯設計基礎16串行輸入一直為串行輸入一直為SI=0，t0時刻時刻D3D2D1D0為為10112022-2-16邏輯設計基礎17Figure 12-12: Shift Register withInverted Feed

5、back2022-2-16邏輯設計基礎1812.3 二進制計數器的設計二進制計數器的設計 計數器的設計過程計數器的設計過程n畫出計數器的狀態轉換圖n得到狀態轉換表n求出控制函數、輸出函數。n畫圖n檢查有無掛起2022-2-16邏輯設計基礎19例題例題1：T觸發器，計數值為觸發器，計數值為8 (P264)2022-2-16邏輯設計基礎20現態現態C B A次態次態C+ B+ A+觸發器輸入觸發器輸入TC TB TA0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 10

6、0 11 1 10 0 10 1 10 0 11 1 1Table 12-2 State Table for Binary Counter2022-2-16邏輯設計基礎21Figure 12-14: Karnaugh Maps for Binary Counter2022-2-16邏輯設計基礎22Figure 12-13: Synchronous Binary Counter2022-2-16邏輯設計基礎23Figure 12-17: 可逆計數器可逆計數器CBA C+B+A+ U D 000 001 111 001 010 000 010 011 001 011 100 010 100 101

7、 011 101 110 100 110 111 101 111 000 110 例題例題2：D觸發器，計數值為觸發器，計數值為8, 可逆可逆2022-2-16邏輯設計基礎24現態現態C B A次態次態C+ B+ A+UD001001110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 01 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 0 x x xx x xx x xx x x

8、x x xx x xx x xx x x2022-2-16邏輯設計基礎25得到表達式：DA = A+ =A (U+D)DB = B+ =B (UA+DA)DC = C+ =C (UBA+DBA)2022-2-16邏輯設計基礎26Figure 12-18: Binary Up-Down Counter2022-2-16邏輯設計基礎27Fig 12-19ab: Loadable Counter with Count Enable(a)例題例題3：D觸發器組成觸發器組成3位計數器位計數器, 有有Ld(置數置數)和和Ct(計數計數)(b)2022-2-16邏輯設計基礎28Figure 12-20: C

9、ircuit for Figure 12-192022-2-16邏輯設計基礎29Figure 12-21: State Graph for CounterTable 12-3: State Table for Figure 12-21 12.4 其它順序的計數器其它順序的計數器2022-2-16邏輯設計基礎30現態現態C B A次態次態C+ B+ A+觸發器輸入觸發器輸入TC TB TA0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0- - -0 1 10 0 01 1 1- - - - -0 1 01 0 0 x x x0 0 10 1 10 1 1

10、x x xx x x1 0 12022-2-16邏輯設計基礎31Figure 12-222022-2-16邏輯設計基礎32Figure 12-23: Counter Using T Flip-Flops2022-2-16邏輯設計基礎33Figure 12-24: Timing Diagram for Figure 12-232022-2-16邏輯設計基礎34Figure 12-25: State Graph for Counter2022-2-16邏輯設計基礎35Table 12-5 S-R Flip-Flop Inputs 12.5 用用SR和和JK型設計型設計Counter2022-2-1

11、6邏輯設計基礎36例題例題1：用用SR型實現圖型實現圖12-21的計數器的計數器 (P269)C B A C+ B+ A+ SC RC SB RB SA RA 0 0 0 1 0 0 1 0 0 X 0 X 0 0 1 X X X X X X 0 1 0 0 1 1 0 X X 0 1 0 0 1 1 0 0 0 0 X 0 1 0 1 1 0 0 1 1 1 X 0 1 0 1 0 1 0 1 X X X X X X 1 1 0 X X X X X X 1 1 1 0 1 0 0 1 X 0 0 1 2022-2-16邏輯設計基礎37Fig12-27: Counter of Figure 12-21 Using S-R Flip-Flops2022-2-16邏輯設計基礎38(c) Logic circuit2022-2-16邏輯設計基礎39Table 12-7 J-K Flip-Flop Inputs 2022-2-16邏輯設計基礎40例題例題2：用用JK型實現圖型實現圖12-21的計數器的計數器 (P275)2022-2-16邏輯設計基礎41Figure 12-28: Counter of Figure 12-21 Using J-K Flip-Flops2022-2-16邏輯設計基礎42F