1、MFSK調制VHDL程序及仿真-文件名:PL_MFSK-功能:基于VHDL硬件描述語言,完成對基帶信號的MFSK調制-說明:這里MFSK的M為4library ieee;use ieee.std_logic_arith.all;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity PL_MFSK isport(clk :in std_logic; -系統時鐘start :in std_logic; -開始調制信號x :in std_logic; -基帶信號y :out std_logic; -調制信號end PL_

2、MFSK;architecture behav of PL_MFSK issignal q :integer r a nge 0 t o 15; -計數器signal f :std_logic_vector(3 downto 0; -分頻器signal xx:std_logic_vector(1 downto 0; -寄存輸入信號x的2位寄存器signal yy:std_logic_vector(1 downto 0; -寄存xx信號的寄存器beginprocess(clk -此進程過對clk進行分頻,得到4種載波信號f3、f2、f1、f0。beginif clk'event and

3、clk='1' thenif start='0' then f<="0000"elsif f="1111" then f<="0000"else f<=f+1;end if;end if;end process;process(clk -對輸入的基帶信號x進行串/并轉換,得到2位并行信號的yy beginif clk'event and clk='1' thenif start='0' then q<=0;elsif q=0 then q&

4、lt;=1;xx(1<=x;yy<=xx;elsif q=8 then q<=9;xx(0<=x;else q<=q+1;end if;end if;end process;process(clk,yy -此進程完成對輸入基帶信號x的MFSK調制beginif clk'event and clk='1' thenif start='0' then y<='0' - if語句完成2位碼并行碼到4種載波的選通elsif yy="00" then y<=not f(3;elsif yy="01" then y<=not f(2;elsif yy="10" then y<=not f(1;else y<=not f(0;end if;end if;end process;end behav;3. MFSK調制VHDL程序仿真圖及注釋MFSK調制VHDL程序仿真圖及注釋如圖8.13.4所示。 (aMFSK調制VHDL程序仿真全圖 注:中間信號yy與輸出調制信號y的對應關系:“00”=f3;“01”=f2;“10”=f1;“11”