1、和可靠性有關(guān)的幾個(gè)概念建立時(shí)間和保持時(shí)間圖1  建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間， 如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。  如圖1 。 數(shù)據(jù)穩(wěn)定傳輸必須滿足建立和保持時(shí)間的要求，當(dāng)然在一些情況下，建立時(shí)間和保持時(shí)間的值可以為零。 PLD/FPGA開(kāi)發(fā)軟件可以自動(dòng)計(jì)算兩個(gè)相關(guān)輸入的建立和保持時(shí)間（如圖2）競(jìng)爭(zhēng)和冒險(xiǎn)幾乎所有關(guān)于數(shù)字電路的教材，都會(huì)提到數(shù)字電路中的競(jìng)爭(zhēng)和冒

2、險(xiǎn)問(wèn)題，但是這個(gè)問(wèn)題往往被我們忽略。我們可以先來(lái)回顧一下關(guān)于競(jìng)爭(zhēng)和冒險(xiǎn)的一些基本概念。PLD內(nèi)部毛刺產(chǎn)生的原因我們?cè)谑褂梅至⒃O(shè)計(jì)數(shù)字系統(tǒng)時(shí)，由于PCB走線時(shí)，存在分布電感和電容，所以幾納秒的毛刺將被自然濾除，而在PLD內(nèi)部決無(wú)分布電感和電容，所以在PLD/FPGA設(shè)計(jì)中，競(jìng)爭(zhēng)和冒險(xiǎn)問(wèn)題將變的較為突出。FPGA中的冒險(xiǎn)現(xiàn)象信號(hào)在FPGA器件內(nèi)部通過(guò)連線和邏輯單元時(shí)，都有一定的延時(shí)。延時(shí)的大小與連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，同時(shí)還受器件的制造工藝、工作電壓、溫度等條件的影響。信號(hào)的高低電平轉(zhuǎn)換也需要一定的過(guò)渡時(shí)間。由于存在這兩方面因素，多路信號(hào)的電平值發(fā)生變化時(shí)，在信號(hào)變化的瞬間，組合邏輯的

3、輸出有先后順序，并不是同時(shí)變化,往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)稱為"毛刺"。如果一個(gè)組合邏輯電路中有"毛刺"出現(xiàn)，就說(shuō)明該電路存在"冒險(xiǎn)"。（與分立元件不同，由于PLD內(nèi)部不存在寄生電容電感，這些毛刺將被完整的保留并向下一級(jí)傳遞，因此毛刺現(xiàn)象在PLD、FPGA設(shè)計(jì)中尤為突出）圖6.21給出了一個(gè)邏輯冒險(xiǎn)的例子，從圖6.22的仿真波形可以看出，"A、B、C、D"四個(gè)輸入信號(hào)經(jīng)過(guò)布線延時(shí)以后，高低電平變換不是同時(shí)發(fā)生的，這導(dǎo)致輸出信號(hào)"OUT"出現(xiàn)了毛刺。（我們無(wú)法保證所有連線的長(zhǎng)度一

4、致，所以即使四個(gè)輸入信號(hào)在輸入端同時(shí)變化，但經(jīng)過(guò)PLD內(nèi)部的走線，到達(dá)或門的時(shí)間也是不一樣的，毛刺必然產(chǎn)生）。可以概括的講，只要輸入信號(hào)同時(shí)變化，（經(jīng)過(guò)內(nèi)部走線）組合邏輯必將產(chǎn)生毛刺。 將它們的輸出直接連接到時(shí)鐘輸入端、清零或置位端口的設(shè)計(jì)方法是錯(cuò)誤的，這可能會(huì)導(dǎo)致嚴(yán)重的后果。 所以我們必須檢查設(shè)計(jì)中所有時(shí)鐘、清零和置位等對(duì)毛刺敏感的輸入端口，確保輸入不會(huì)含有任何毛刺圖6.21 存在邏輯冒險(xiǎn)的電路示例 圖6.22 圖6.21所示電路的仿真波形冒險(xiǎn)往往會(huì)影響到邏輯電路的穩(wěn)定性。時(shí)鐘端口、清零和置位端口對(duì)毛刺信號(hào)十分敏感，任何一點(diǎn)毛刺都可能會(huì)使系統(tǒng)出錯(cuò)，因此判斷邏輯電路中是否存在冒險(xiǎn)以及

5、如何避免冒險(xiǎn)是設(shè)計(jì)人員必須要考慮的問(wèn)題。判斷一個(gè)邏輯電路在某些輸入信號(hào)發(fā)生變化時(shí)是否會(huì)產(chǎn)生冒險(xiǎn)，首先要判斷信號(hào)是否會(huì)同時(shí)變化，然后判斷在信號(hào)同時(shí)變化的時(shí)候，是否會(huì)產(chǎn)生冒險(xiǎn)，這可以通過(guò)邏輯函數(shù)的卡諾圖或邏輯函數(shù)表達(dá)式來(lái)進(jìn)行判斷。對(duì)此問(wèn)題感興趣的讀者可以參考有關(guān)脈沖與數(shù)字電路方面的書籍和文章。 如何處理毛刺我們可以通過(guò)改變?cè)O(shè)計(jì)，破壞毛刺產(chǎn)生的條件，來(lái)減少毛刺的發(fā)生。例如，在數(shù)字電路設(shè)計(jì)中，常常采用格雷碼計(jì)數(shù)器取代普通的二進(jìn)制計(jì)數(shù)器，這是因?yàn)楦窭状a計(jì)數(shù)器的輸出每次只有一位跳變，消除了競(jìng)爭(zhēng)冒險(xiǎn)的發(fā)生條件，避免了毛刺的產(chǎn)生。毛刺并不是對(duì)所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)

6、在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害，我們可以說(shuō)D觸發(fā)器的D輸入端對(duì)毛刺不敏感。 根據(jù)這個(gè)特性，我們應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電路，這是因?yàn)橥诫娐沸盘?hào)的變化都發(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對(duì)系統(tǒng)造成危害。 （由于毛刺很短，多為幾納秒，基本上都不可能滿足數(shù)據(jù)的建立和保持時(shí)間）以上方法可以大大減少毛刺，但它并不能完全消除毛刺，有時(shí)，我們必須手工修改電路來(lái)去除毛刺。我們通常使用"采樣"的方法。 一般說(shuō)來(lái)，冒險(xiǎn)出現(xiàn)在信號(hào)發(fā)生電平轉(zhuǎn)換的時(shí)刻，也就是說(shuō)在輸出信號(hào)的建立時(shí)間內(nèi)會(huì)發(fā)生冒險(xiǎn)，而在輸出信號(hào)的保持時(shí)間內(nèi)

7、是不會(huì)有毛刺信號(hào)出現(xiàn)的。如果在輸出信號(hào)的保持時(shí)間內(nèi)對(duì)其進(jìn)行"采樣"，就可以消除毛刺信號(hào)的影響。有兩種基本的采樣方法：一種方法是在輸出信號(hào)的保持時(shí)間內(nèi)，用一定寬度的高電平脈沖與輸出信號(hào)做邏輯"與"運(yùn)算，由此獲取輸出信號(hào)的電平值。圖6.23說(shuō)明了這種方法，采樣脈沖信號(hào)從輸入引腳"SAMPLE"引入。從圖6.24的仿真波形上可以看出，毛刺信號(hào)出現(xiàn)在"TEST"引腳上，而"OUT"引腳上的毛刺已被消除了.圖6.23 消除毛刺信號(hào)的方法之一圖6.24 圖6.23所示電路的仿真波形 上述方法的一個(gè)缺點(diǎn)是必須人為的保證sample信號(hào)必須在合適的時(shí)間中產(chǎn)生，另一種更常見(jiàn)的方法是利用D觸發(fā)器的D輸入端對(duì)毛刺信號(hào)不敏感的特點(diǎn)，在輸出信號(hào)的保持時(shí)間內(nèi)，用觸發(fā)器讀取組合邏輯的輸出信號(hào)，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。 圖6.25給出了這種方法的示范電路，圖6.26是仿真波形。圖6.25 消除毛刺信號(hào)方法之