1、9.6 電子元器件電路布局的可靠性設計 電子線路的可靠性設計原則 采用各種電子元器件進行系統或整機線路設計時，設計師不僅必須考慮如何實現規定的功能，而且應該考慮采用何種設計方案才能充分發揮元器件固有可靠性的潛力，提高系統或整機的可靠性水平。這就是通常所說的可靠性設計。 電子線路的可靠性設計是一個內容相當廣泛而具體的問題，采用不同類型的器件或者要實現不同的電路功能，都會有不同的可靠性設計考慮。這里首先給出電子線路可靠性設計的一些基本原則，在節再給出幾種具體電路的設計規則。 1. 簡化設計由于可靠性是電路復雜性的函數，降低電路的復雜性可以相應的提高電路的可靠性，所以，在實現規定功能的前提下，應盡量

2、使電路結構簡單，最大限度的減少所用元器件的類型和品種，提高元器件的復用率。這是提高電路可靠性的一種簡單而實用的方法。簡化設計的具體方案可以根據實際情況來定，一般使用的方法有： (1)多個通道共用一個電路或器件。 (2)在保證實現規定功能指標的前提下，多采用集成電路，少采用分立器件，多采用規模較大的集成電路，少采用規模較小的集成電路。集成度的提高可以減少元器件之間的連線、接點以及封裝的數目，而這些連接點的可靠性常常是造成電路失效的主要原因。 (3)在邏輯電路的設計中，簡化設計的重點應該放在減少邏輯器件的數目，其次才是減少門或輸入端的數目。因為一般而言，與減少電路的復雜度相比較，提高電路的集成度對

3、于提高系統可靠性的效果更為明顯。 (4)多采用標準化、系列化的元器件，少采用特殊的或未經定型和考驗的元器件。 (5)能用軟件完成的功能，不要用硬件實現。 (6)能用數字電路實現的功能，不要用模擬電路完成，因為數字電路的可靠性和標準化程度相對較高。但是，有時模擬電路的功能用數字電路實現會導致器件數目的明顯增加，這時就要根據具體情況統籌考慮，力求選用最佳方案。 在簡化設計時應注意三點：一是減少元器件不會導致其它元器件承受應力的增加，或者對其它元器件的性能要求更加苛刻；二是在用一種元器件完成多種功能時，要確認該種器件在性能指標和可靠性方面是否能夠同時滿足幾個方面的要求；三是為滿足系統安全性、穩定性、

4、可測性、可維修性或降額和冗余設計等的要求所增加的電路或元器件不能省略。 2. 低功耗設計 電子系統向著小型化和高密度化發展，使得其內部熱功率密度增加，可靠性隨之降低。降低電路的功耗，是減少系統內部溫升的主要途徑。這可以從兩方面著手，一是盡量采用低功耗器件，如在滿足工作速度的情況下，盡量采用CMOS電路。而不用TTL電路；二是在完成規定功能的前提下，盡量簡化邏輯電路，并更多的讓軟件來完成硬件的功能，以減少整機硬件的數量。 3. 保護電路設計 電子系統在工作中可能會受到各種不適當應力或外界干擾信號的影響，造成電路工作不正常，嚴重時會導致內部器件的損壞。為此，在電路設計中，有必要根據具體情況設計必要

5、的保護電路。如在電路的信號輸入端設計靜電保護電路，在電源輸入端設計浪涌干擾抑制電路，在高頻高速電路中加入噪聲抑制或吸收網絡。具體保護電路的形式可參閱本書有關章節。 4. 靈敏度分析 組成電子系統的各個電路對于系統可靠性的貢獻并不相同，而組成電路的各個元器件對于該電路可靠性的貢獻也不會一樣。常常會有這樣的情況，某個元器件的參數退化嚴重，但對電路性能的影響甚微；而另一個元器件稍有變化，就對電路性能產生顯著影響。這是因為一個元器件對于電路可靠性的影響（或一個子電路對于系統可靠性的影響）不僅取決于該元器件（或子電路）自身的質量，而且取決于該元器件（或子電路）造成電路（或系統）性能變化的靈敏度。因此，在

6、電路設計中，應進行靈敏度分析，確定對電路性能影響顯著的關鍵元器件或子電路。對其進行重點設計。靈敏度分析可借助于現有的電路模擬器或邏輯模擬器完成。這是提高電路可靠性的一個經濟有效的方法。 5. 基于元器件的穩定參數和典型特性進行設計 電路設計通常必須依據所選用器件的參數指標來進行。為了保證電路的可靠性，只要可能，電路性能應該基于器件的最穩定的參數來設計，同時應留出一些允許變化的余量。對于那些由于工藝離散性以及隨時間、溫度和其它環境應力而變化的不太穩定的性能參數，設計時應給予更為寬容的限制。對于那些不確定的無法控制的性能參數，設計時不宜采納，否則無法保證電路的可靠性和制造的可重復性。如果產品手冊中

7、 記載有所需的特性曲線圖、外部電路參數或典型應用電路時，應盡可能使用該特性曲線或電路方案進行設計。 6. 均衡設計 在設計一個電子系統時，總是要先將其分割為若干個電路塊，以便完成不同的功能。在系統分割時，應注意電路功能和結構的均衡性，這樣對提高系統可靠性有利。這主要體現在兩個方面：一是每塊電路的功能應相對完整，盡量減少各個電路之間的聯接，以削弱互連對電路可靠性的影響；二是各個電流所含元器件的數量不要過于集中帶來的不可靠因素，同時也方便了裝配工藝設計。 7. 三次設計 三次設計包括系統設計、參數設計和容差設計。系統設計是指一般意義上的設計；參數設計是利用正交設計法結合計算機輔助設計，找到穩定性好

8、的合理參數組，是三次設計的核心；容差設計則是在系統的最佳參數組合確定之后，合理規劃組成系統的各個元器件的容差，使產品物美價廉。采用三次設計方法獲得的產品具有高的信噪比，對于元器件的公差與老化、工作和環境條件的波動變化等具有很強的忍受能力，保證長時間正常工作。因此，在所采用的元器件質量等級相同的條件下，通過三次設計的電路的可靠性明顯高于未作三次設計的電路。 8. 冗余設計和降額設計冗余設計也稱余度設計，它是在系統或設備中的關鍵電路部位，設計一種以上的功能通道，當一個功能通道發生故障時，可用另一個通道代替，從而可使局部故障不影響整個系統或設備的正常工作。采用冗余設計，使得用相對低可靠的元器件構成可

9、靠的系統或設備成為可能。但是，采用冗余設計會使電路的復雜性以及系統的體積、重量、功耗和成本增加，一般只用于那些安全性要求非常高而且難以維修的系統。9. 可靠性預計 為了驗證可靠性設計的效果，根據系統可靠性的要求，電路設計完成后，可對關鍵電路的失效率進行預計，預計所依據的模型和方法見國軍標GJB299電子設備可靠性預計手冊。 常用集成電路的應用設計規則 在電路設計時，除了以上所述的通用設計原則之外，還要根據所用器件的具體情況，采用不同的設計規則。下面給出用幾種常用集成電路進行電路設計時應該遵循的一些規則。這些規則所依據的設計原理大多已經在本書的有關章節里予以闡述，這里不再贅述。 1. TTL電路

10、應用設計規則 (1) 電源 ·穩定性應保持在±5之內； ·紋波系數應小于5； ·電源初級應有射頻旁路。 (2)去耦 ·每使用8塊TTL電路就應當用一個0.010.1F的射頻電容器對電源電壓進行去耦。去耦電容的位置應僅可能地靠近集成電路，二者之間的距離應在15cm之內。每塊印制電路板也應用一只容量更大些的低電感電容器對電源進行去耦。電容器類型的選擇方法參見節。 (3)輸入信號 ·輸入信號的脈沖寬度應長于傳播延遲時間，以免出現反射噪聲； ·要求邏輯“0”輸出的器件，其不使用的輸入端應將其接地或與同一門電路的在用輸入端相連； &#

11、183;要求邏輯“1”輸出的器件，其不使用的輸入端應連接到一個大于2.7V的電壓上。為了不增加傳輸延遲時間和噪聲敏感度，所接電壓不要超過該電路的電壓最大額定值5.5V； ·不使用的器件，其所有的輸入端都應按照使功耗最低的方法連接，具體的處理方法可參閱節； ·在使用低功耗肖特基TTL電路時，應保證其輸入端不出現負電壓，以免電流流入輸入箝位二極管； ·時鐘脈沖的上升時間和下降時間應盡可能的短，以便提高電路的抗干擾能力； ·通常時鐘脈沖處于高態時，觸發器的數據不應改變。若一例外，應查閱有關的數據規范； ·擴展器應盡可能地靠近被擴展的門，擴展器的節點上

12、不能有容性負載； ·在長信號線的接收端應接一個5001k的上拉電阻，以便增加噪聲容限和縮短上升時間。 (4)輸出信號 ·集電極開路器件的輸出負載應連接到小于等于最大額定值的電壓上，所有其它器件的輸出負載應連接到VCC上； ·長信號線應該由專門為其設計的電路驅動，如線驅動器、緩沖器等； ·從線驅動器到接收電路的信號回路線應是連續的，應采用特性阻抗約為100的同軸線或雙扭線； ·在長信號線的驅動端應加一只小于51的串聯電阻，以便消除可能出現的負過沖。 (5)并聯應用 ·除三態輸出門外，有源上拉門不得并聯連接。只有一種情況例外，即并聯門的所

13、有輸入端和輸出端均并聯在一起，而且這些門電路封裝在同一外殼內； ·某些TTL電路具有集電極開路輸出端，允許將幾個電路的開集電極輸出端連接在一起，以實現“線與”功能。但應在該輸出端加一個上拉電阻，以便提供足夠的驅動信號和提高抗干擾能力，上拉電阻的阻值應根據該電路的扇出能力來確定。 2. CMOS電路應用設計規則 (1)電源 ·穩定性應保持在±5之內； ·紋波系數應小于5； ·電源初級應有射頻旁路； ·如果CMOS電路自身和其輸入信號源使用不同的電源，則開機時應首先接通CMOS電源，然后接通信號源，關機時應該首先關閉信號源，然后關閉CMO

14、S電源。 (2)去耦 ·每使用1015塊CMOS電路就應當用一個0.010.1F的射頻電容器對電源電壓進行去耦。去耦電容的位置應僅可能地靠近集成電路，二者之間的距離應在15之內。每塊印制電路板也應用一只容量更大些的低電感電容器對電源進行去耦。 (3)輸入信號 ·輸入信號電壓的幅度應限制在CMOS電路電源電壓范圍之內，以免引發閂鎖； ·多余的輸入端在任何情況下都不得懸空，應適當的連接到CMOS電路的電壓正端或負端上； ·當CMOS電路由TTL電路驅動時，應該在CMOS電路的輸入端與VCC之間連一個上拉電阻； ·在非穩態和單穩態多諧振蕩器等應用中，

15、允許CMOS電路有一定的輸入電流（通過保護二極管），但應在其輸入加接一只串聯電阻，將輸入電流限制在微安級的水平上。 (4) 輸出信號 ·輸出電壓的幅度應限制在CMOS電路電源電壓范圍之內，以免引發閂鎖； ·長信號線應該由專門為其設計的電路驅動，如線驅動器、緩沖器等； ·應避免在CMOS電流的輸出端接大于500pF的電容負載； ·CMOS電路的扇出應根據其輸出容性負載量來確定，通常可按下式計算： ( 9.6 )式中，FO為扇出，CL為CMOS電路的額定容性負載電容，0.8是容性負載的降額系數，CI為CMOS電路的額定輸入電容。 (5)并聯應用 ·

16、除三態輸出門外，有源上拉門不得并聯連接。只有一種情況例外，即并聯門的所有輸入端均并聯在一起，而且這些門電路封裝在同一外殼內。 3.線性放大器應用設計規則 (1) 電源 ·穩定性應保持在±1%之內； ·紋波系數應小于1； ·電源初級應有射頻旁路； (2) 去耦 ·每使用10塊線性集成電路就應當用一個0.010.1F的射頻電容器對電源電壓進行去耦。去耦電容的位置應僅可能地靠近集成電路，二者之間的距離應在15cm之內。每塊印制電路板也應用一只容量更大些的低電感電容器對電源進行去耦。 (3) 輸入信號 ·差模輸入電壓和共模輸入電壓均不應超過它

17、們的最大額定值的60； ·所有不使用的輸入端均應按照使功耗最低的方式進行連接； ·如果器件具有兩個以上的外部調整點，必須多次調整，僅一次是不行的。 (4) 輸出信號 ·長信號線應該由專門為其設計的電路驅動，如線驅動器、緩沖器等； ·從線驅動器到接收電路的信號回路線應采用連續同軸線或雙扭線，其特性阻抗應與連接端口的阻抗相匹配。 4. 線性電壓調整器應用設計規則 (1)輸入電壓 ·輸入電壓不應超過其最大額定值的80； ·差分輸入電壓應該比推薦的最小電壓大20，以保持適當的輸出電壓。 (2)輸出負載 ·最大輸出負載不得超過其最大額

18、定值的80； ·如果器件內部沒有包含短路保護電路，則應設計外部短路保護電路。 (3)散熱 ·電壓調整器應該安裝散熱器，其散熱面積應能夠散掉器件承受最大功率時所產生的熱量。 印制電路板布線設計 目前電子元器件用于各類電子設備和系統時，仍然以印制電路板為主要裝配方式。實踐證明，即使電原理圖設計正確，印制電路板布線設計不當，也會對器件的可靠性產生不利的影響。例如，將印制電路板用于裝配高速數字集成電路時，電路上出現的瞬變電流通過印制導線時，會產生沖擊電流。如果印制導線的阻抗比較大，特別是電感較大時，這種沖擊電流的幅值會很大，有可能對器件造成損害。如果印制板兩條細平行線靠得很近，則會

19、形成信號波形的延遲，在傳輸線的終端形成反射噪聲。因此，在設計印制板布線的時候，應注意采用正確的方法。 1. 電磁兼容性設計 電磁兼容性（EMC）是指電子系統及其元部件在各種電磁環境中仍能夠協調、有效地進行工作的能力。EMC設計的目的是既能抑制各種外來的干擾，使電路和設備在規定的電磁環境中能正常工作，同時又能減少其本身對其它設備的電磁干擾。 由于瞬變電流在印制線條上所產生的沖擊干擾主要是由印制導線的電感成分造成的，因此，應盡量減少印制導線的電感量。印制導線的電感量與其長度成正比，并隨其寬度的增加而下降，故短而粗的導線對于抑制干擾是有利的。 時鐘引線、行驅動器或總線驅動器的信號線常常載有大的瞬變電

20、流，其印制導線要盡可能地短；而對于電源線和地線這樣的難以縮短長度的布線，則應在印制板面積和線條密度允許的條件下盡可能加大布線的寬度。對于一般電路，印制導線寬度選在1.5mm左右，即可完全滿足要求；對于集成電路，可選為0.2mm1.0mm。 采用平行走線可以減少導線電感，但導線之間的互感和分布電容增加，如果布局允許。最好采用井字形網狀地線結構，具體做法是印制板的一面橫向布線，另一面縱向布線，然后在交叉孔處用鉚釘或金屬化孔相連。 為了印制印制導線之間的串擾，在設計布線時應盡量避免長距離的平行走線，盡可能拉開線與線之間的距離，信號線與地線及電源線盡可能不交叉。在使用一般電路時，印制導線間隔和長度設計

21、可以參考表9.7所列規則。在一些對干擾十分敏感的信號線之間可以設置一根接地的印制線，也可有效地抑制串擾。表9.7 印制電路板防串擾設計規則印制線間隔印制線最大長度非大平面接地大平面接地0.5mm25cm50cm1.0mm30cm60cm3.0mm40cm150cm 為了抑制出現在印制線條終端的反射干擾，除了特殊需要之外，應盡可能縮短印制線的長度和采用慢速電路。必要時可加終端匹配，即在傳輸線的末端對地和電源端各加接一個相同阻值的匹配電阻。根據經驗，對一般速度較快的TTL電路，其印制線條長于10cm以上時就應加終端匹配措施。匹配電阻的阻值應根據集成電路的輸出驅動電流及吸收電流的最大值來決定。當使用

22、74F系列的TTL電路時，匹配電阻可采用330，其等效的終端阻抗為165。 為了避免高頻信號通過印制導線產生的電磁輻射，在印制電路板布線時，還應注意以下要點： (1) 盡量減少印制導線的不連續性，例如導線寬度不要突變，導線的拐角大于90O，禁止環狀走線等。這樣也有利于提高印制導線耐焊接熱的能力。 (2)時鐘信號引線最容易產生電磁輻射干擾，走線時應與地線回路相靠近，不要在長距離內與信號線并行。 (3)總線驅動器應緊挨其欲驅動的總線。對于那些離開印制電路板的引線，驅動器應緊挨著連接器。 (4)數據總線的布線應每兩根信號線之間夾一根信號地線。最好是緊挨著最不重要的地址引線放置地回路，因為后者常載有高

23、頻電流。(5)在印制板布置高速、中速和低速邏輯電路時，應按照圖9.41的方式排列器件。圖9.40 數據總線的布線方式 2. 接地設計只要布局許可，印制板最好做成大平面接地方式，即印制板的一面全部用銅箔做成接地平面，則另一面作為信號布線。這樣做有許多好處： (1)大接地平面可以降低印制電路的對地阻抗，有效地抑制印制板另一面信號線之間的干擾和噪聲。例如，由于平行導線之間的分布電容在導線接近接地平面時會變小，因此大接地平面可使印制線之間的串擾明顯削弱。 (2)大接地平面起著電磁屏蔽和靜電屏蔽的作用，可減少外界對電路的高頻輻射干擾以及減少電路對外界的高頻輻射干擾。(3)大接地平面還有良好散熱效果，其大

24、面積的銅箔尤如金屬散熱片，迅速向外界散發印制電路板中的熱量。圖9.41 不同工作速度的邏輯電路在印制板上的排列方式 如果無法采用大接地平面，則應在印制電路板的周圍設計接地總線，接地總線的兩端接到系統的公共接地點上。接地總線應盡可能地寬，其寬度至少應為2.5mm。 數字電路部分與模擬電路部分以及小信號電路和大功率電路應該分別并行饋電。數字地與模擬地在內部不得相連，屏蔽地與電源地分別設置，去耦濾波電容應就近接地。 3. 熱設計 從有利于散熱的角度出發，印制板最好是直立安裝，板與板之間的距離一般不要小于2cm，而且元器件在印制板上的排列方式應遵循一定的規則： (1)對于采用自由對流空氣冷卻方式的設備

25、，最好是將集成電路（或其他元器件）安縱長方式排列，如圖9.42 (a)所示；對于采用強制空氣冷卻（如用風扇冷卻）的設備，則應按橫長方式配置，如圖9.42 (b)所示。 (2)同一塊印制板上的元器件應盡可能按其發熱量大小及耐熱程度分區排列，發熱量小或耐熱性差的元器件（如小信號晶體管、小規模集成電路、電解電容器等）放在冷卻氣流的最上游（入口處），發熱量大或耐熱性好的元器件（如功率晶體管、大規模集成電路等）放在冷卻氣流的最下游（出口處）。 (3)在水平方向上，大功率器件盡量靠近印制板邊沿布置，以便縮短傳熱途徑；在垂直方向上，大功率器件盡量靠近印制板上方布置，以便減少這些器件工作時對其它元器件溫度的影響。(