1、關于單片機脈沖信號源的cpld實現方法產生的脈沖信號源因為是靠軟件實現的，所以輸出頻率及步進受單片機時鐘頻率、命令數和命令執行周期的限制。文中介紹了一種以為核心的脈沖信號源，脈沖信號源的參數(頻率、占空比)由工控機通過io板卡設置，設定的參數由數碼管顯示，這種脈沖信號源與其它脈沖信號發生相比具有輸出頻率高、步進小(通過選用高速cpld可提高頻率及縮小步進)、精度高、參數調整便利、易于修改等優點。1 系統組成及工作原理脈沖信號源電路核心采納一片可編程規律器件epm7128slc8410，它屬于ahera公司max7000系列產品，max7000系列產品是高密度、高性能的 epld，是工業界速度最

2、快的可編程規律器件系列，它是在ahera公司的其次代max結構基礎上采納先進的cmos eeprom技術創造的。max7000系列產品包括max7000e、max7000s、max7000a，集成度為600"5 000可用門，有32256個宏單元和36155個用戶i0引腳。這些基于eeprom的器件能夠組合傳輸延遲快至50 ns，16位頻率為178 mhz。此外，它們的輸入寄存器的建立時光十分短，能夠提供多個系統時鐘且有可編程的速度功率控制。max7000s是max7000系列的增加型，具有高密度，是通過工業標準4引腳jtag接口實現在線可編程的，在線編程為5 v。epm7128sl

3、c8410有128個規律宏單元，2 500個門電路，8個規律陣列塊，68個lo管腳，速度等級為一6(傳輸延遲6 ns)，最高時鐘頻率為1471 mhz。囫圇信號產生及數碼顯示控制電路(不包括驅動)集成在一片中。脈沖信號源電路由時鐘源、鎖存器、計數器、控制電路、驅動電路以及數碼管動態掃描顯示電路組成，電路框圖，l所示。時鐘電路采納80 mhz有源晶振，它為系統提供時鐘信號；鎖存器1及鎖存器2用于保存頻率及占空比數據，為16位計數器提供預置值，鎖存器位數為8位，設定的數據通過工控機輸入，因為計數器位數為16位，故需分兩次打人數據；計數器1及計數器2作為定時器，按鎖存器1、2設定的值計時，兩個計數器

4、交替工作，即一個計數器工作而另一個計數器不工作。當工作的計數器到達計時時光后，向控制電路發出時光到信號。控制電路接收計數器發出的信號，停止計數器工作，并重新裝載計時數據，同時啟動另一個計數器工作，從而產生規定頻率、占空比的脈沖信號，并輸出兩路脈沖信號，2所示。為了提高信號源帶負載能力，輸出訪用了7417367驅動芯片增強驅動。顯示，4所示，其中需要顯示的數據代碼通過工控機輸入。緩沖器74ls244用做多路開關，當選通信號有效時，該路鎖存數據有效，數碼管顯示相應的數據。頻率及占空比數據按如下方式計算：設要輸出的頻率為f，占空比為d，則鎖存器1、2要設定的值分離為其中fosc為系統時鐘，c1、c2

5、采納2進制補碼。由式(1)，式(2)式可得到頻率及占空比計算式由上式可以看出信號源最高輸出頻率取決于系統時鐘頻率，最高頻率為系統時鐘頻率的一半(c1、c2均為1)，要提高信號源輸出頻率必需提高系統時鐘頻率，既采納高頻晶振或倍頻電路。占空比取決于c1與c1+c2的比值，輸出頻率為最高頻率時，占空比為50；同樣最小步進也取決于系統時鐘頻率，提高系統時鐘頻率，就可使步進縮小。假如要信號源輸出頻率為500 khz，占空比為05的脈沖波，則按式(1)、式(2)可以算出，c1=c2=hb0(16進制數)。將c1、c2通過工控機置入cpld中。假如c1、c2為小數，則需取整，取整后需按式(3)、式(4)重新

6、計算頻率和占空比，算出的值為實際的頻率與占空比。2 硬件編程開發軟件采納max plus102，編程采納vhldl硬件描述語言。編程采納層次結構，囫圇程序采納頂層模塊和底層模塊。頂層模塊，4所示。底層模塊包括系統包含的各組件。囫圇程序編寫完成后舉行編譯、，仿真結果，5所示。編譯、仿真通過后都正確，即可通過jtag接口將程序下載到目標板cpld中，目標板即可用法。3 系統控制軟件系統控制軟件采納labwindowscvi編寫，為了給鎖存器置數，可采納如下程序實現：4 技術指標本脈沖信號源輸出脈沖頻率：20"700 khz，占空比：140，時鐘采納80 mhz有源晶振。在700 khz時頻率步進為6 khz，20 khz時頻