1、*說(shuō)明ARM DSP FPGA勺異同點(diǎn)3ARM( Advanced RISC Machines )是微處理器行業(yè)的一家知名企業(yè)，設(shè)計(jì)了大量高性能、廉價(jià)、耗能低的 RISC處理器、相關(guān)技術(shù)及軟 件。AR碑構(gòu)是面 向低預(yù)算市場(chǎng)設(shè)計(jì)的第一款 RISC微處理器，基本是32位單片機(jī)的行業(yè)標(biāo)準(zhǔn)，它 提供一系列內(nèi)核、體系擴(kuò)展、微處理器和系統(tǒng)芯片方案，四 個(gè)功能模塊可供生產(chǎn)廠(chǎng)商根據(jù)不同用戶(hù)的要求來(lái)配置生產(chǎn)。 由于所有產(chǎn)品均采用一個(gè)通用的軟件體系，所以相同的軟件可在所有產(chǎn)品中運(yùn)行。目前ARMfc手持設(shè)備 市場(chǎng)占有90以上的份額，可以有效地縮短應(yīng)用程序開(kāi)發(fā)與測(cè)試的時(shí)間，也降低了研發(fā)費(fèi)用。DSP( digital

2、signal processor )是一種獨(dú)特的微處理器，有自己的完整指令系統(tǒng)，是以數(shù)字信號(hào)來(lái)處理大量信息的器件。一個(gè)數(shù)字信號(hào)處理器在一塊不大的芯片內(nèi)包括有控制單元、 運(yùn)算單元、 各種寄存器以及一定數(shù)量的存儲(chǔ)單元等等，在其外圍還可以連接若干存儲(chǔ)器，并可以與一定數(shù)量的外部設(shè)備互相通信，有軟、硬件的全面功能，本身就是一個(gè)微型計(jì)算機(jī)。DSP*用的是哈佛設(shè)計(jì)，即數(shù)據(jù)總線(xiàn)和地址總線(xiàn)分開(kāi)，使程序和數(shù)據(jù)分別存儲(chǔ)在兩個(gè)分開(kāi)的 空間，允許取指令和執(zhí)行指令完全重疊。 也就是說(shuō)在執(zhí)行上一條指令的同時(shí)就可取出下一條指令， 并進(jìn)行譯碼， 這大大的提高了微處理器的速度。 另外還允許在程序空間和數(shù)據(jù)空間之間進(jìn)行傳輸， 因?yàn)?/p>

3、增加了器件的靈活性。 其工作原理是接收模擬信號(hào)，轉(zhuǎn)換為 0 或 1 的數(shù)字信號(hào)，再對(duì)數(shù)字信號(hào)進(jìn)行修改、刪除、強(qiáng)化，并在其 他系統(tǒng)芯片中把數(shù)字?jǐn)?shù)據(jù)解譯回模擬數(shù)據(jù)或?qū)嶋H環(huán)境格式。它不僅具有可編程性， 而且其 實(shí)時(shí)運(yùn)行速度可達(dá)每秒數(shù)以千萬(wàn)條復(fù)雜指令程序 ， 遠(yuǎn)遠(yuǎn)超過(guò)通用微處理器， 是數(shù)字化電子世界中日益重要的電腦芯片。 它的強(qiáng)大數(shù)據(jù)處理能力和高運(yùn)行速度，是最值得稱(chēng)道的兩大特色 。由于它 運(yùn)算能力很強(qiáng)，速度很快，體積很小，而且采用軟件編程具有高度的靈活性，因此為從事各種復(fù)雜的應(yīng)用提供了一條有效途徑。 當(dāng)然，與通用微處理器相比，DSP5片的其他通用功能相對(duì)較弱些。(缺點(diǎn))FPGA1英文Field Pro

4、grammable Gate Array (現(xiàn)場(chǎng)可編程門(mén)陣列)的縮寫(xiě)， 它是在PAL GAL PLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物，是專(zhuān)用集成電路(ASIC)中集成度最高的一種。FPG標(biāo)用了邏輯單元陣列LCA(Logic Cell Array )這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB( Configurable LogicBlock ) 、 輸出輸入模塊IOB ( Input Output Block ) 和內(nèi)部連線(xiàn)( Interconnect )三個(gè)部分。用戶(hù)可對(duì)FPG秋部的邏冷?模塊和I/O模塊重新配置，以實(shí)現(xiàn)用戶(hù)的 邏輯。 它還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性， 使得

5、硬件的功能可以 像軟件一樣通過(guò)編程來(lái)修改。 作為專(zhuān)用集成電路( ASIC) 領(lǐng)域中的一種半定制電路，F(xiàn)PGAE解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的 缺點(diǎn)。可以毫不夸張的講，F(xiàn)PGABI成任何數(shù)字器件的功能，上至高性能CPU,下至簡(jiǎn)單的74電路，都可以用FPG酥實(shí)現(xiàn)。FPGAta同一張白紙或是一堆積木，工程師可以通過(guò)傳統(tǒng)的原理圖輸入法， 或是硬件描述語(yǔ)言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過(guò)軟件仿真，我們可以事先驗(yàn)證設(shè)計(jì)的正確性。在 PC琉成以后，還可以 利用FPGA勺在線(xiàn)修改能力，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用FPGAfe開(kāi) 發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCBT積，

6、提高系統(tǒng)的可靠性。FPGAI由存放在片內(nèi)RAW的程序來(lái)設(shè)置其工作狀態(tài)的，因此工作時(shí)需要對(duì)片 內(nèi)的RAMH行編程。用戶(hù)可以根據(jù)不同的配置模式，采用不同的編程方式。加電 時(shí)，F(xiàn)PGA5片將EPROMP數(shù)據(jù)讀入片內(nèi)編程 RAW,配置完成后，F(xiàn)PGA1入工 作狀態(tài)。掉電后，F(xiàn)PGAR復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGAfg夠反復(fù) 使用。FPGA勺編程無(wú)須專(zhuān)用的FPGA編程器，只須用通用的EPROMPRO啕程器 即可。當(dāng)需要修改FPGA能時(shí)，只需換一片EPROMIW。這樣,同一片F(xiàn)PGA 不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA勺使用非常靈活。可以說(shuō)，F(xiàn)PGAK片是小批量系統(tǒng)提高系統(tǒng)

7、集成度、可靠性的最佳選擇之一。目前FPGA勺品種很多，有XILINX的XC系歹1、TI公司的TPC系列、ALTER於司的FIEX 系列等。區(qū)別 是什么呢？ARMM有比較強(qiáng)的事務(wù)管理功能，可以用來(lái)跑界面以及應(yīng)用程序等，其優(yōu)勢(shì)主要 體現(xiàn)在控制方面，而DSP主要是用來(lái)計(jì)算的，比如進(jìn)行加密解密、調(diào)制解調(diào)等， 優(yōu)勢(shì)是強(qiáng)大的數(shù)據(jù)處理能力和較高的運(yùn)行速度。FPGAT以用VHD verilogHDL 來(lái)編程，靈活性強(qiáng)，由于能夠進(jìn)行編程、除錯(cuò)、 再編程和重復(fù)操作，因此可以 充分地進(jìn)行設(shè)計(jì)開(kāi)發(fā)和驗(yàn)證。當(dāng)電路有少量改動(dòng)時(shí)，更能顯示出FPGA勺優(yōu)勢(shì)，其現(xiàn)場(chǎng)編程能力可以延長(zhǎng)產(chǎn)品在市場(chǎng)上的壽命， 而這種能力可以用來(lái)進(jìn)行系

8、統(tǒng)升 級(jí)或除錯(cuò)。 （ 轉(zhuǎn)自網(wǎng)絡(luò) ）因?yàn)镈SP?口 CPU是專(zhuān)用集成電路，所以?xún)?nèi)部時(shí)鐘頻率可以做的很高，密度可以 做的很高，特別是CPU往往都代表了半導(dǎo)體的最新最高工藝。現(xiàn)在 PC機(jī)上的 CPU以GHz為計(jì)量單位，而FPGAS本500MHZft封頂了。FPGAS然在執(zhí)行頻率上沒(méi)有 DSPffi FPGAIB么高，工藝可能也沒(méi)有那么先進(jìn)，但 是FPGAT以通過(guò)并行處理和流水線(xiàn)，達(dá)到比CPUf口 DSP高的數(shù)據(jù)處理能力。 而且現(xiàn)在FPGA&內(nèi)嵌了 DS琳塊和CPU可以設(shè)計(jì)成片上系統(tǒng)。對(duì)于對(duì) CPUS 求不高的單板，只要使用FPG咕的CPUB可以了，不需要另外再貼塊 CPU芯片 了。 因?yàn)槿N器件各有

9、其優(yōu)勢(shì)， 所以是誰(shuí)也沒(méi)有辦法替代誰(shuí)。 主要的競(jìng)爭(zhēng)在FPGA與DSP低端CPU間展開(kāi)。DS比軟件實(shí)現(xiàn)算法。FPGA1硬件實(shí)現(xiàn)算法，所以FPGA勺處理速度會(huì)更高。FPGA 比DSP快的一個(gè)重要原因是FPGAT以實(shí)現(xiàn)并彳T運(yùn)算，而DSP由于硬件結(jié)構(gòu)條件 限制，主要還是依靠軟件來(lái)提取指令執(zhí)行，理解為還是串行執(zhí)行的！ARIM DSP FPGA CPLD SOPC SOC之間有什么區(qū)別和聯(lián)系?2008年 06 月 16 日 星期一 下午 08:47arm 是一種嵌入式芯片，比單片機(jī)功能強(qiáng)，可以針對(duì)需要增加外設(shè)。類(lèi)似于通用cpu,但是不包括桌面計(jì)算機(jī)。DSPi要用來(lái)計(jì)算，計(jì)算功能很強(qiáng)悍，一般嵌入式芯片用來(lái)控

10、制，而 DSP用來(lái)計(jì) 算，譬如一般手機(jī)有一個(gè)arm芯片，主要用來(lái)跑界面，應(yīng)用程序，DSP可能有兩 個(gè)，adsp,mdsp,或一個(gè)，主要是加密解密，調(diào)制解調(diào)等。FPG母口 CPLDO是可編程邏輯器件，都可以用 VHDLE verilogHDL來(lái)編程，一般 CPLD8用乘積項(xiàng)技術(shù)，粒度粗些；FPG徽用查找表技術(shù)，粒度細(xì)些，適用觸發(fā) 器較多的邏輯。其實(shí)多數(shù)時(shí)候都忽略它們的差異，一般在設(shè)計(jì)ASIC芯片時(shí)要用FPGA僉證，然后再把VHD邙程序映射為固定的版圖，制作 ASIC芯片，在設(shè)計(jì) VHDLE序時(shí)，有可能要使用C仿真。SOO是單片系統(tǒng)，主要是器件太多設(shè)計(jì)復(fù)雜，成本高，可靠性差等缺點(diǎn)，所以 單片系統(tǒng)是

11、一個(gè)發(fā)展趨勢(shì)。SOPCM是可編程芯片系統(tǒng),就是可以用FPGA/CPL比現(xiàn)一個(gè)單片系統(tǒng),譬如altera 的 Nios 軟核處理器嵌入到 Stratix 中。 FPGAW CPLD勺區(qū)另I系統(tǒng)的比較, 與大家共享：盡管FPGA和CPLD都是可編程AS I C器件 ，有很多共同特點(diǎn)，但由于CPLD和FPGA結(jié)構(gòu)上的差異，具有各自的特點(diǎn)：C P L D更適合完成各種算法和組合邏輯，F(xiàn) P G A更適合于完成時(shí)序邏輯。換句話(huà)說(shuō)，F(xiàn) P G A更適合于觸發(fā)器豐富的結(jié)構(gòu)，而C P L D更適合于觸發(fā)器有 限而乘積項(xiàng)豐富的結(jié)構(gòu)。C P LD的連續(xù)式布線(xiàn)結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的，而F PGA的

12、分段式布線(xiàn)結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。在編程上F6人比。P LD具有更大的靈活性。 C P LD通過(guò)修改具有固定 內(nèi)連電路的邏輯功能來(lái)編程，F(xiàn) P GA主要通過(guò)改變內(nèi)部連線(xiàn)的布線(xiàn)來(lái)編程；F PGA可在邏輯門(mén)下編程，而CPLD是在邏輯塊下編程。F P GA的集成度比C P L D高，具有更復(fù)雜的布線(xiàn)結(jié)構(gòu)和邏輯實(shí)現(xiàn)。CPLD比FPGA使用起來(lái)更方便。CPLD的編程采用E 2PROM或F A S TF LA S H技術(shù)，無(wú)需外部存儲(chǔ)器芯片，使用簡(jiǎn)單。而F P G A的編程信息 需存放在外部存儲(chǔ)器上, 使用方法復(fù)雜。CPLD的速度比FPGA快，并且具有較大的時(shí)間可預(yù)測(cè)性。這是由于FP GA是門(mén)級(jí)編程

13、，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級(jí)編程， 并且其邏輯塊之間的互聯(lián)是集總式的。在編程方式上，C P LD主要是基于E 2區(qū)。1或尸LAS H存儲(chǔ)器編程，編 程次數(shù)可達(dá)1萬(wàn)次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。C P L D又可分為在編程器上編程和在系統(tǒng)編程兩類(lèi)。F PGA大部分是基于S R AM編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí)，需從器件外部將編程數(shù)據(jù)重新寫(xiě)入SRAM 中。 其優(yōu)點(diǎn)是可以編程任意次, 可在工作中快速編程, 從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。C P L D保密性好，F(xiàn) P G A保密性差。一般情況下，C P L D的功耗要比F P G A大,且集成度越高越明

14、顯。隨著復(fù)雜可編程邏輯器件(CPLD)密度的提高,數(shù)字器件設(shè)計(jì)人員在進(jìn)行大型設(shè)計(jì)時(shí) , 既靈活又容易 , 而且產(chǎn)品可以很快進(jìn)入市場(chǎng)。許多設(shè)計(jì)人員已經(jīng)感受到 CPLD容易使用、時(shí)序可預(yù)測(cè)和速度高等優(yōu)點(diǎn)，然而，在過(guò)去由于受到CPL陳度的限制， 他們只好轉(zhuǎn)向FPG厭口 ASIC現(xiàn)在，設(shè)計(jì)人員可以體會(huì)到密度高達(dá)數(shù)十萬(wàn)門(mén)的 CPLD 所帶來(lái)的好處。CPL印構(gòu)在一個(gè)邏輯路徑上采用1至16個(gè)乘積項(xiàng),因而大型復(fù)雜設(shè)計(jì)的運(yùn)行速度可以預(yù)測(cè) 。 因此 , 原有設(shè)計(jì)的運(yùn)行可以預(yù)測(cè) , 也很可靠 , 而且修改設(shè)計(jì)也很容易。CPLDft本質(zhì)上很靈活、時(shí)序簡(jiǎn)單、路由性能極好,用戶(hù)可以改變他們的設(shè)計(jì)同時(shí) 保持引腳輸出不變。與

15、FPGA比,CPLD的I/O更多，尺寸更小。如今 , 通信系統(tǒng)使用很多標(biāo)準(zhǔn), 必須根據(jù)客戶(hù)的需要配置設(shè)備以支持不同的標(biāo)準(zhǔn)。CPLEW讓設(shè)備做出相應(yīng)的調(diào)整以支持多種協(xié)議，并隨著標(biāo)準(zhǔn)和協(xié)議的演變而改變功能。這為系統(tǒng)設(shè)計(jì)人員帶來(lái)很大的方便, 因?yàn)樵跇?biāo)準(zhǔn)尚未完全成熟之前他們就可以著手進(jìn)行硬件設(shè)計(jì)，然后再修改代碼以滿(mǎn)足最終標(biāo)準(zhǔn)的要求。 CPLD勺速度 和延遲特性比純軟件方案更好，它的NR豉用低於ASIC,更靈活，產(chǎn)品也可以更快 入市。CPLEW編程方案的優(yōu)點(diǎn)如下：邏輯和存儲(chǔ)器資源豐富(Cypress Delta39K200 的RAM過(guò)480 Kb)帶冗余路由資源的靈活時(shí)序模型改變引腳輸出很靈活可以裝在系

16、統(tǒng)上后重新編程 I/O 數(shù)目多具有可保證性能的集成存儲(chǔ)器控制邏輯提供單片CPLDffi可編程PHYJ案由于有這些優(yōu)點(diǎn) , 設(shè)計(jì)建模成本低, 可在設(shè)計(jì)過(guò)程的任一階段添加設(shè)計(jì)或改變引腳輸出 , 可以很快上市。CPLD勺結(jié)構(gòu)CPLD1屬於粗粒結(jié)構(gòu)的可編程邏輯器件。 它具有豐富的邏輯資源(即邏輯門(mén)與寄 存器的比例高)和高度靈活的路由資源。CPLD勺路由是連接在一起的，而FPGA勺 路由是分割開(kāi)的。FPGAT能更靈活，但包括很多跳線(xiàn)，因此速度較CPLD慢。CPLDiZ群陣列(array of clusters )的形式排列，由水平和垂直路由通道連接 起來(lái)。這些路由通道把信號(hào)送到器件的引腳上或者傳進(jìn)來(lái)，并

17、且把CPLDft部的邏輯群連接起來(lái)。之所以稱(chēng)作粗粒，是因?yàn)椋c路由數(shù)量相比，邏輯群要大得多。CPLD勺邏輯群比 FPGA勺基本單元大得多，因此FPGA1細(xì)粒的。CPLD1基本的單元是宏單元。一個(gè)宏單元包含一個(gè)寄存器(使用多達(dá)16個(gè)乘積項(xiàng)作為其輸入 ) 及其它有用特性。因?yàn)槊總€(gè)宏單元用了 16 個(gè)乘積項(xiàng) , 因此設(shè)計(jì)人員可部署大量的組合邏輯而不用增加額外的路徑。這就是為何 CPLDS認(rèn)為是“邏輯豐富”型的。宏單元以邏輯模塊的形式排列 (LB), 每個(gè)邏輯模塊由 16 個(gè)宏單元組成。 宏單元執(zhí) 行一個(gè)ANDft作，然后一個(gè)ORB作以實(shí)現(xiàn)組合邏輯。每個(gè)邏輯群有8 個(gè)邏輯模塊 , 所有邏輯群都連接到同

18、一個(gè)可編程互聯(lián)矩陣。每個(gè)群還包含兩個(gè)單端口邏輯群存儲(chǔ)器模塊和一個(gè)多端口通道存儲(chǔ)器模塊。 前者每模塊有 8,192b 存儲(chǔ)器 , 后者包含 4,096b 專(zhuān)用通信存儲(chǔ)器且可配置為單端口、多端口或帶專(zhuān)用控制邏輯的FIFO。CPLDt什麼好處？I/O 數(shù)量多CPLD勺好處之一是在給定的器彳密度上可提供更多的I/O數(shù),有時(shí)甚至高達(dá)70%時(shí)序模型簡(jiǎn)單CPLDM于其它可編程結(jié)構(gòu)之處在于它具有簡(jiǎn)單且可預(yù)測(cè)的時(shí)序模 型。這種簡(jiǎn)單的時(shí)序模型主要應(yīng)歸功于 CPLD勺粗粒度特性。CPLDT在給定的時(shí)間內(nèi)提供較寬的相等狀態(tài),而與路由無(wú)關(guān)。這一能力是設(shè)計(jì)成 功的關(guān)鍵 , 不但可加速初始設(shè)計(jì)工作, 而且可加快設(shè)計(jì)調(diào)試過(guò)程

19、。粗粒CPL陰構(gòu)的優(yōu)點(diǎn)CPL支粗粒結(jié)構(gòu)，這意味著進(jìn)出器件的路徑經(jīng)過(guò)較少的開(kāi)關(guān)，相應(yīng)地延遲也小。 因此，與等效的FPGN目比,CPLD可工作在更高的頻率，具有更好的性能。CPLD勺另一個(gè)好處是其軟件編譯快，因?yàn)槠湟子诼酚傻慕Y(jié)構(gòu)使得布放設(shè)計(jì)任務(wù) 更加容易執(zhí)行。細(xì)粒FPGA吉構(gòu)的優(yōu)點(diǎn)FPG冊(cè)細(xì)粒結(jié)構(gòu)，這意味著每個(gè)單元間存在細(xì)粒延遲。 如果將少量的邏輯緊密排 列在一起，F(xiàn)PGA的速度相當(dāng)快。然而，隨著設(shè)計(jì)密度的增加，信號(hào)不得不通過(guò)許多 開(kāi)關(guān)，路由延遲也快速增加，從而削弱了整體性能。CPLD勺粗粒結(jié)構(gòu)卻能很好地 適應(yīng)這一設(shè)計(jì)布局的改變。靈活的輸出引腳CPLD勺粗粒結(jié)構(gòu)和時(shí)序特性可預(yù)測(cè)，因此設(shè)計(jì)人員在設(shè)計(jì)流程的后期仍可以改 變輸出引腳 , 而時(shí)序仍保持不變。新的CPLDM裝CPL