1、tlm驅動式設計和驗證方法學新方案其次步(架構驗證)，設計師用法tlm驅動式ip建模(tdip)辦法學來定義架構和接口協議。他們復用算法vplan，并應用額外的激勵、檢查、斷言與籠罩，還為關鍵架構和接口協議特性制定vplan。在第三步(微架構驗證)，設計師通過c-to-silicon compiler舉行綜合，復用算法和架構vplan，然后推廣至激勵、檢查、斷言與籠罩中的微架構細節。cadence tlm產品cadence tlm驅動式ip設計與驗證解決計劃包含辦法學指南、c-to-silicon compiler、cadence incisive功能驗證平臺以及tlm驅動式ip設計與驗證服務

2、。統一的tlm驅動式ip設計、驗證、復用辦法學及編碼指南cadence將為tlm驅動式ip設計與驗證提供辦法學指南，協助設計團隊在最短時光內以最高效率啟動和完成他們初始的tlm項目，并避開采納新辦法學的常見錯誤。從tlm ip設計編碼風格、建模指南及綜合子集開頭，用戶能夠創建tlm ip，其架構利用了高層次綜合所提供的能力。在囫圇tlm驅動的ip辦法學中都考慮了對設計和驗證ip的復用。c-to-silicon compiler利用tlm黃金源碼創建高質量的rtlc-to-silicon compiler是一個高層次綜合產品，它采納tlm systemc ip描述和約束，并創建可用于標準rtl實

3、現流程的rtl。為確保結果的質量，它利用cadence incisive rtl compiler技術來創建規律，并提取該規律的時序與功耗信息來打算終于rtl的架構細節。c-to-silicon compiler gui顯示了原始systemc和按照它生成的rtl代碼行之間的對應關系。這種獨特的對比功能鼓舞系統設計師和rtl設計師之間的交流，并有助于保持 systemc tlm作為黃金源碼。它還將調試提升到更高的抽象水平，并使設計師可以評估systemc源碼的變幻對rtl產生的影響。c-to-silicon compiler提供了增量綜合能力，可大幅簡化工程更改(eco)過程并盡可能削減對rt

4、l代碼的更改。其他大多數hls工具都要求對囫圇算法舉行重新綜合，意味著源代碼中的極小變幻也會導致徹低不同的rtl。在這些情形下，必需重做規律綜合和rtl驗證。因而很難將systemc代碼保持為黃金源碼。相比之下，c-to-silicon compiler僅對算法的轉變部分生成rtl代碼，而不修改設計的其他部分。c-to-silicon compiler能通過應用新約束，生成新rtl，將tlm設計ip轉移到新的微架構目標。通過指定不同時序、面積和功耗約束或不同微架構指導如流水線級數，就能生成新的rtl。這樣，設計團隊就能重復利用ip，且人力投入更少，rtl質量更高，時光更少。通過嘗試不同微架構，

5、設計師還可運行假設試驗。最后，c-to-silicon compiler能自動生成周期精確的systemc迅速硬件模型(fast hardware models, fhm)，能以非定時tlm模型的80%90%的速度執行。這些systemc模型允許早期迅速驗證和軟硬件協同開發。fhm配有來自cadence incisive環境的擴展，使變量和信號的顯示越發顯然，以便利分析和調試。incisive指標驅動式從tlm到收斂驗證解決計劃cadence incisive功能驗證平臺是徹低集成化的多語言、多級別功能驗證解決計劃。利用指標驅動式驗證、專注于硬件的定向測試、軟件定向測試或軟硬件協同驗證，cad

6、ence incisive enterprise simulator可完整驗證符合osci tlm 2.0的設計ip。特殊設計的事務級分析和統一的調試特性有助于tlm ip的創建和驗證，無論設計是完整的tlm ip或僅僅是遺留rtl soc中的一個tlm ip模塊。incisive enterprise simulator在其調試環境中自動識別tlm 2.0構件，可提供保存/重啟及重置功能，并針對systemc/c+舉行了擴展。該仿真器可判斷事務信息，并提供有可感知tlm控制、可見性和調試特性。通過事務級的控制和調試操作，用戶能夠調試systemc tlm 2.0設計中的全部互動元素。通過ca

7、dence incisive software extensions，設計師能夠運行嵌入式軟件的處理器模型和tlm硬件模型的協同仿真。incisive software extensions使驗證testbench可用法在處理器模型下運行的軟件、并為軟硬件協同仿真提供了指標驅動式驗證、偽隨機測試生成、驗證籠罩等功能。cadence incisive enterprise manager提供了tlm、tlm/rtl與rtl功能驗證技術，以勝利獲得收斂。對于具有大規模rtl遺留ip的soc，用法cadence incisive palladium或cadence incisive xtreme，可

8、用迅速rtl檢驗對tlm仿真舉行補充。這些硬件平臺所允許的周期精確驗證的運行速度，也能允許低階軟件驗證的運行。協助規劃和實施項目關鍵更改的服務一次一個ip模塊地過渡到tlm驅動式設計與驗證，能降低一些風險和成本。但是，有些項目必需進一步削減風險，并借助豐盛閱歷的協助，來規劃、執行并擴大最優辦法驗證。cadence在全球都可提供tlm驅動式設計和驗證的專家服務，以擴大勝利機率，削減運行時光、人力投入和風險。結語tlm驅動式設計與驗證將終于使tlm取代rtl作為大多數設計組件的黃金源碼。其優勢是顯然的快得多的設計與驗證時光、ip復用更簡單、bug更少。工作效率將實現rtl設計浮現以來的最大跨越。但這一過渡不行能一蹴而就。tlm驅動式設計和驗證辦法在新ip被創建出來時，一次運行一個ip模塊。而有些設計組件挺直以rtl形式設計將是最好的