PCB走線中途容性負載反射（于博士信號完整性）_第1頁
免費預覽已結束，剩余2頁可下載查看

下載本文檔

版權說明：本文檔由用戶提供并上傳，收益歸屬內容提供方，若內容存在侵權，請進行舉報或認領

文檔簡介

1、pcb走線中途容性負載反射（于博士信號完整性）無數時候，走線中途會經過過孔、測試點焊盤、短的stub線等，都存在寄生，必定對信號造成影響。走線中途的電容對信號的影響要從放射端和接受端兩個方面分析，對起點和盡頭都有影響。首先按看一下對信號放射端的影響。當一個迅速升高的階躍信號到達電容時，電容迅速充電，充電和信號升高快慢有關，充電電流公式為：i=c*dv/dt。電容量越大，充電電流越大，信號升高時光越快，dt越小，同樣使充電電流越大。我們知道，信號的反射與信號感觸到的阻抗變幻有關，因此為了分析，我們看一下，電容引起的阻抗變幻。在電容開頭充電的初期，阻抗表示為：這里dv事實上是階躍信號電壓變幻，dt

2、為信號升高時光，電容阻抗公式變為：從這個公式中，我們可以得到一個很重要的信息，當階躍信號施加到電容兩端的初期，電容的阻抗與信號升高時光和本身的電容量有關。通常在電容充電初期，阻抗很小，小于走線的特性阻抗。信號在電容處發生負反射，這個負電壓信號和原信號疊加，使得放射端的信號產生下沖，引起放射端信號的非單調性。對于接收端，信號到達接收端后，發生正反射，反射回歸的信號到達電容位置，那個樣發生負反射，反射回接收端的負反射電壓同樣使接收端信號產生下沖。為了使反射噪聲小于電壓擺幅的5%（這種狀況對信號影響可以容忍），阻抗變幻必需小于10%。那么電容阻抗應當控制在多少？電容的阻抗表現為一個并聯阻抗，我們可以

3、用并聯阻抗公式和反射系數公式來確定它的范圍。對于這種并聯阻抗，我們希翼電容阻抗越大越好。假設電容阻抗是pcb走線特性阻抗的k倍，按照并聯阻抗公式得到電容處信號感觸到的阻抗為：阻抗變幻率為：，即，也就是說，按照這種抱負的計算，電容的阻抗起碼要是pcb特性阻抗的9倍以上。事實上，隨著電容的充電，電容的阻抗不斷增強，并不是向來保持最低阻抗，另外，每一個器件還會有寄生，使阻抗增強。因此這個9倍限制可以放寬。在下邊的研究中假設這個限制是5倍。有了阻抗的指標，我們就可以確定能容忍多大的電容量。板上50歐姆特性阻抗很常見，我就用50歐姆來計算。得出：即在這種狀況下，假如信號升高時光為1ns，那么電容量要小于4皮法。反之，假如電容量為4皮法，則信號升高時光最快為1ns，假如信號升高時光為0.5ns，這個4皮法的電容就會產生問題。這里的計算只不過是為了解釋電容的影響，實際電路中狀況非常復雜，需要考慮的因素更多，因此這里計算是否精確沒有實際意義。關鍵是要通過這種計算理解電容是如何影響信號的。我們對電路板上每一個因素的影響都有一個感性熟悉后，就能為設計提供須要的指導，浮現問題就知道如何去分析。精確的評估需要用軟件來。總結：1 pcb走線中途容性負載使放射端信號產生下沖，接收端信號也會產生下沖。2 能容忍的電容量和信號升高時光有關，信號升高時光越快，能容忍的電容量越小。本站文章歡迎

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯系上傳者。文件的所有權益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網頁內容里面會有圖紙預覽，若沒有圖紙預覽就沒有圖紙。
  • 4. 未經權益所有人同意不得將文件中的內容挪作商業或盈利用途。
  • 5. 人人文庫網僅提供信息存儲空間，僅對用戶上傳內容的表現方式做保護處理，對用戶上傳分享的文檔內容本身不做任何修改或編輯，并不能對任何下載內容負責。
  • 6. 下載文件中如有侵權或不適當內容，請與我們聯系，我們立即糾正。
  • 7. 本站不保證下載資源的準確性、安全性和完整性, 同時也不承擔用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論