1、測量并抑制存儲器件中的軟誤差測量并抑制存儲器件中的軟誤差軟誤差是軟誤差率(SER)問題是于上個世紀70年代后期作為一項存儲器數據課 題而受到人們的廣泛關注的，當時DRAW始呈現出隨機故障的征兆.隨著工藝幾何尺寸的不斷縮小,引起失 調所需的臨界電荷的減少速度要比存儲單元中的電荷聚集區的減小速度快得多 . 這意味著 : 當采用諸如90nm這樣的較小工藝幾何尺寸時, 軟誤差是一個更加值得關注的問題 , 并需要采取進一步的措施來確保軟誤差率被維持在一個可以接受的水平上.SER的傾向和含意工藝尺寸的壓縮已經是實現行業生存的主要工具, 而且對增加密度, 改善性能和降低成本起著重要的推動作用.隨著器件加工工

2、藝向深亞微米門信號寬度(0.25mm- 90nm )邁進, 存儲器產品的單元尺寸繼續縮小，從而導致電壓越來越低(5V-3.3V-1.8V)以及存儲單元內部軟誤差是以 FIT 來衡量的 .FIT 率只不過是10億個器件操作小時中所出現的故障數 .1000 FIT 對應于一個約144年的MTTF"均無故障時間).為了對軟誤差的重要性有所了解，我們 不妨來看一下它們在典型存儲應用中所具有的潛在影響的一些實例 . 比如 , 一部采用了一個軟誤差率為 1000 FIT/Mbit 的4Mbit 低功率存儲器的蜂窩電話將很可能每28年出現一次軟誤差. 而一個采用了軟誤差率為 600FIT/Mbit

3、的100Gbits同步SRAM勺標準高端路由器則有可能每 17個小時出現一次錯誤 . 此外 , 軟誤差之所以重要還在于目前其FIT 率是硬可靠性故障的典型FIT 率的 10倍以上 . 顯然 , 對于蜂窩電話而言軟誤差并無大礙, 但那些采用大量存儲器的系統則有可能受到嚴重影響.SER的根源現在 , 您對軟誤差已經有了一個總的概念, 下面對這些引發軟誤差的不同根源的機理逐個做一下簡單的探討 .a粒子的影響半導體器件封裝所采用的壓模化合物中有可能含有諸如Th232和U238等雜質，這些物質往往會隨著時間的推移發生衰變.這些雜質會釋放出能量范圍為29MeV仃萬高能量的宇宙射線和太陽粒子會與高空大氣層起

4、反應 . 當發生這種情況時, 將產生高能量的質子和中子 . 中子尤其難對付, 因為它們能夠滲透到大多數人造結構中 ( 例如 , 中子能夠輕易地穿透5 英尺厚的混凝土）. 這種影響的強度會隨著所處的緯度和海拔高度的不同而變化. 在倫敦 , 該影響要比在赤道地區嚴重1.2 倍 . 在丹佛 , 由于其地處高海拔, 因此這種影響要比地處海平面的舊金山強三倍.而在飛機上, 這種影響將是地面上的 100800倍.高能量中子的能量范圍為10800MeV而且，由于它們不帶電荷,所以與硅材料的反應不同于a粒子.事實上，中子必須轟擊硅原子核才會引起軟誤差.這種碰撞有可能產生a粒子及其他質量較重的離子 , 從而生成

5、電子空穴對, 但這種電子空穴所具有的能量比來自壓模化合物的典型a粒子所具有的能量高.熱中子的影響熱中子有可能是導致軟故障的一個主要根源, 它們所具有的能量一般非常低（ 約25meV）.這些低能量中子很容易被大量存在于 BPSG硼磷硅酸鹽玻璃）電介質層當中的B10同位素所俘獲 . 俘獲中子將導致一個產生裂變的鋰，一個a粒子和一根T射線.熱中子只在存在BPSG勺情況下才是一項問題 . 所以熱中子對SER的這一影響可以通過徹底放棄使用B10來抵消.表1為產生軟誤差根源的比較.測量技術測量器件對軟誤差的敏感度有多種方法. 一種方法是加速測量, 另一種方法涉及系統級測量. 測試地點所處的地理位置對于最終

6、獲得的數據有著很大的影響 . 為了最大限度地減小不同公司之間的測量數據差異, 并在不同的產品售主之間維持一個公共的基準點 , 業界采取的標準是讓所有的售主公布其調整至紐約市/海平面這一地理位置的 SER FIT率.加速SER數據測量有兩種方法：a粒子加速測試和宇宙射線加速測試.器件對a粒子的敏感性可通過在去封頭芯片上布設一個釷或鈾離子源, 并測量某一特定時間內的總失調數以及推斷 Fit/Mbits 的方法來測定.上述的兩種加速數據測量法是對FIT 率的一個合理的近似, 但往往夸大了實際的故障率 . 加速數據可被用作計算一個系統SERW量所需總時間的良好近似.另一方面，系統SERW量需要在 系統

7、軟誤差率測量成本相當昂貴，常常由存儲器售主從技術（ 而不是器件） 的層面上來進行, 旨在縮減成本 .抑制 SER降低SER的方法分為幾類，包括工藝變更（埋層,三層阱等）,電路強化（阻性反饋, 在存儲節點上設置較高的電容, 較高的 在系統級上, 可根據讀操作來進行誤差檢測和校正 , 并通過使SRAM勺延遲（等待時間）略有增加的方法來抑制SRAM勺SER±升.這樣可對數據進行一位誤差校正并報告多位誤差 .還 可以借助系統和存儲器架構設計來實現某些改進. 存儲器拓撲位圖可以按照使一個實際的多位事件在一個字節中導致一個多位或一位誤差的方式來構成.ECC在校正一位誤差方面是非常有效的，但采用它

8、同時也意味著芯片面積將至少增加 20%.器件工藝/ 封裝級對策從器件設計的角度來看，抑制SER并增強器件對SER的抵御能力的途徑之一是增加存儲單元中所存儲的臨界電荷量.人們注意到，PMOS、1限電壓可減少存儲單元的恢復時間，這間接 起到了提高SER氐御能力的作用 . 另外 , 在發生軟誤差期間所產生的電荷可利用埋入式結點 （三層阱架構） 來驅散 , 以增加遠離放射性區的再結合.這將生成一個與NMOS1盡層方向相反的電場，并強制電荷進入襯底. 然而，這種三層阱架構只是在輻射發生于 NMOS：域中的時候才能起到一定的補救作用 .隨著加工工藝尺寸的日益縮小 ," 軟"誤差對存儲器件的影響已經從原先的"無關緊要 " 演變成為系統設計中需要加以認真考慮的重要事項.賽普拉