1、第四節第四節 Intel 80486處理器處理器 增加了數據的猝發傳送方式增加了數據的猝發傳送方式; 指令預取隊列長度指令預取隊列長度, 由由16字節增加到字節增加到32字節字節; 片內集成了片內集成了8K的的Cache, 并支持片外并支持片外Cache; 片內集成了浮點協處理器片內集成了浮點協處理器FPU; 支持數據位的奇偶校驗支持數據位的奇偶校驗; 指令流水線方式指令流水線方式 80486的主要改進的主要改進:一、一、80486的內部結構的內部結構 (一一) 功能模塊功能模塊 在在80386基礎上基礎上, 添加添加: 8KCache 浮點協處理器浮點協處理器 FPU 如下圖所示如下圖所示:

2、 EU SU BIUIPU(指令指令預取部件預取部件) IDU PUTLB 隱隱Cache 8KCache 物理物理地址地址FPU指令流指令流 線性地址線性地址 64位總線位總線 內部內部64位總線連接位總線連接EU和和FPU; 可以禁止分頁可以禁止分頁, 所以所以SU輸出可直接送到輸出可直接送到Cache; SU和和PU首先尋址首先尋址Cache, 不命中才尋址內存。不命中才尋址內存。 (二二) 內部寄存器內部寄存器 通用寄存器通用寄存器/段寄存器段寄存器/指令指針與指令指針與80386相同。相同。 1、FR標志位寄存器標志位寄存器: 新增標志位新增標志位 AC對齊標志對齊標志 對齊的含義對

3、齊的含義: 16位的字位的字, 從偶地址開始存放從偶地址開始存放(起始地址起始地址最低位為最低位為0, 能被能被2整除整除); 對對32位的字位的字, 存放的起始地址能被存放的起始地址能被4整除整除, 且最低且最低2位為位為0 依此類推依此類推, 雙字雙字(64位位)存放的起始地址能被存放的起始地址能被8整除整除(低低3位為位為0)等。以上情況都稱為對齊的。數據按等。以上情況都稱為對齊的。數據按對齊的方式存放對齊的方式存放, 對數據的存取速度更快。對數據的存取速度更快。 為什么為什么CR3、頁目錄和頁表都只給出、頁目錄和頁表都只給出20位的地位的地址作為基地址？址作為基地址？從對齊的角度從對齊

4、的角度, 一個一個4K的頁面是對齊的的頁面是對齊的, 低低12位位為為0, 只需要給出高只需要給出高20位地址位地址, 實際訪問時實際訪問時, 低低12位補位補0。 AC =0 不作對齊檢查不作對齊檢查1 進行對齊檢查進行對齊檢查僅在特權級僅在特權級3未對齊時產生異常中斷未對齊時產生異常中斷2、CR0 CR3 控制寄存器控制寄存器 CR0 PG CD NW . AM WP . NE ET TS EM MP PE 新增控制位新增控制位 CD1 讀未命中讀未命中, 禁止填充禁止填充Cache (即從內存中即從內存中讀取的數據不寫入讀取的數據不寫入Cache)0 讀未命中讀未命中, 允許填充允許填充

5、Cache NW1 不允許直寫不允許直寫 (寫命中寫命中Cache, 不寫入內存不寫入內存)0 允許直寫允許直寫Cache AM1 允許允許AC對齊標志對齊標志0 禁止禁止AC對齊標志對齊標志(便于與便于與80386兼容兼容) WP1 任何特權級的任務任何特權級的任務, 對頁面都只能讀對頁面都只能讀0 按描述子按描述子/頁目錄頁目錄/頁表的規定實施讀寫頁表的規定實施讀寫保護保護 NE1 如果浮點部件出現異常如果浮點部件出現異常, 則產生異常則產生異常中斷中斷INT160 且輸入引腳且輸入引腳IGNEE有效有效, 忽略浮點部忽略浮點部件出錯件出錯 CR3 在在80386基礎上增加了兩位基礎上增加

6、了兩位: 頁目錄基地址頁目錄基地址 00.00 PCD PWT 0 0 031 12 4 3 2 1 0 PCD1 禁止頁目錄項的內容進入禁止頁目錄項的內容進入Cache(禁禁止填充止填充Cache)0 允許頁目錄項的內容進入允許頁目錄項的內容進入Cache PWT1 片外片外Cache采用直寫方式采用直寫方式0 片外片外Cache采用回寫方式采用回寫方式(注注: 80486片內的片內的Cache只有直寫方式只有直寫方式)二、二、80486片內片內Cache80486片內集成片內集成8K的高速緩存。的高速緩存。(一一) 構造構造 8K的高速緩存采用四組關聯式結構的高速緩存采用四組關聯式結構,

7、將整將整個個8K分成四路分成四路, 每一路分成每一路分成128組組, 每組每組分成四行分成四行, 每行四個字節。每行四個字節。 每一行設置了一個有效位每一行設置了一個有效位V, 用于指示該用于指示該行是否有效行是否有效(V1時該行有效時該行有效, V=0時該行時該行無效無效)。 為了便于使用為了便于使用LRU算法算法, 對每四行對每四行, 設置了三設置了三個標志位個標志位B0、B1、B2, 用來指示這四行最近用來指示這四行最近被訪問的情況。如下圖所示被訪問的情況。如下圖所示:B0 B1 B20路路3路路2路路1路路0組組1組組.0行行3行行2行行1行行4個字節個字節VVVV 每四行附加的標志位

8、每四行附加的標志位B0、B1、B2指示這四行最指示這四行最近被訪問的情況近被訪問的情況, 按以下方式進行設置按以下方式進行設置:最近被訪最近被訪問的是問的是0行或行或1行行, 則則1B02行或行或3行行, 則則0B00行行 1B11行行 0B12行行 1B23行行 0B2(二二) 高速緩存工作過程控制高速緩存工作過程控制 1. 四種工作方式四種工作方式 CR0中中CD和和NW兩個控制位兩個控制位, 其四種組其四種組合構成了合構成了Cache的四種工作方式的四種工作方式(注注 80486中的中的Cache,在在“寫不命中時寫不命中時, 只寫內存只寫內存, 不寫不寫Cache”): CD NWCa

9、che正常工作方式正常工作方式(允許允許Cache填填充、直寫和充、直寫和“使無效使無效“功能功能)無效無效(如果將該狀態裝入如果將該狀態裝入CR0 , 將產生將產生異常中斷異常中斷)禁止禁止Cache填充填充,但允許直寫和但允許直寫和“使無使無效功能效功能禁止禁止Cache填充填充, 也禁止直寫和也禁止直寫和“使無使無效功能效功能 0 0 0 1 1 0 1 1 功功 能能闡明闡明: CD和和NW=10禁止禁止Cache填充填充, 則在則在“讀未命中時只訪問主讀未命中時只訪問主存存;不允許將從主存讀取的數據和對應的地址寫不允許將從主存讀取的數據和對應的地址寫入入Cache; CPU Cach

10、e 主存主存讀不命中讀不命中 數據傳送數據傳送 在在“寫不命中時只寫主存不寫寫不命中時只寫主存不寫Cache。只允許。只允許直寫直寫, 僅在僅在“寫命中時寫命中時, 既寫入既寫入Cache, 又要寫入又要寫入內存內存 CPU Cache 主存主存寫不命中寫不命中 數據傳送數據傳送 因此因此, CD和和NW=10時時, 可以用軟件方式對某些可以用軟件方式對某些主存單元的高速緩存行進行控制。比如主存單元的高速緩存行進行控制。比如, 為防止為防止Cache內容過時的方法之一內容過時的方法之一, 就是就是“不可高速用不可高速用存儲器存儲器”, 禁止共享區的內存單元內容進入禁止共享區的內存單元內容進入C

11、ache。 CD和和NW=11時時:該主要用于程序測試。預先將某些測試所需該主要用于程序測試。預先將某些測試所需要的數據裝入要的數據裝入Cache, 然后將然后將CD和和NW設置為設置為11, 斷開斷開Cache與主存的聯系。測試開始后與主存的聯系。測試開始后, 程程序只訪問預先裝入序只訪問預先裝入Cache的數據的數據, 不會有啟動不會有啟動總線周期訪問內存總線周期訪問內存, 也不會出現也不會出現“不命中不命中”。高速緩存的幾種功能均被禁止高速緩存的幾種功能均被禁止, 即即“讀不命讀不命中時中時, 只讀主存而不寫入只讀主存而不寫入Cache; “寫不命中時寫不命中時,只寫主存而不寫入只寫主存

12、而不寫入Cache, 且不允許直寫且不允許直寫; 也不也不能標識某些能標識某些Cache內容無效內容無效, 意味著此時意味著此時Cache與主存的聯系已被斷開。與主存的聯系已被斷開。2. Cache的更新的更新(淘汰淘汰) 淘汰過程按如以下流程淘汰過程按如以下流程:是否有無效行是否有無效行YYNN淘汰無效行淘汰無效行2行或行或3行不常用行不常用淘汰淘汰3行行淘汰淘汰2行行B 0 =0B2=0NB1=0淘汰淘汰1行行淘汰淘汰0行行NY0行或行或1行不常用行不常用Y3. 高速緩存的清除高速緩存的清除 軟件方式軟件方式 執行指令執行指令INVD或者或者WBINVD WBINVD先將先將Cache內容

13、寫回主存內容寫回主存, 再清除。再清除。 注注: 80486片內的片內的Cache采用的是直寫方式采用的是直寫方式, 這兩條指令對片內這兩條指令對片內Cache的執行結果相同的執行結果相同; 但片但片外外Cache可能采用回寫可能采用回寫, 所以設置了所以設置了WBINVD指指令。令。 硬件方式硬件方式80486的引腳的引腳 , 當該引腳有效時當該引腳有效時, 片內片內 Cache內容將被清除掉。內容將被清除掉。 FLUSH4. 頁面的可高速緩存性頁面的可高速緩存性 什么是頁面的可高速緩存性？什么是頁面的可高速緩存性？針對一個頁面針對一個頁面, 禁止或允許其內容進入禁止或允許其內容進入Cach

14、e (即控制頁面的內容是否可以進入即控制頁面的內容是否可以進入Cache)。與與“不可高速用存儲器的概念相同不可高速用存儲器的概念相同, 即不即不允許某些主存單元內容進入允許某些主存單元內容進入Cache。 如何控制頁面的可高速緩存性？如何控制頁面的可高速緩存性？ 在在CR0中的中的CD位位CD1 讀未命中讀未命中, 禁止填充禁止填充Cache0 讀未命中讀未命中, 允許填充允許填充Cache 80486的分頁機制的頁目錄項和頁表項中的的分頁機制的頁目錄項和頁表項中的PCD(D4 , 386處理器未使用該位處理器未使用該位): PCD1 禁止頁表的內容進入禁止頁表的內容進入Cache0 允許頁

15、表的內容進入允許頁表的內容進入CachePCD1 禁止頁面的內容進入禁止頁面的內容進入Cache0 允許頁面的內容進入允許頁面的內容進入Cache 80486的輸出引腳的輸出引腳 非獨立功能非獨立功能PCD 在在CR3控制寄存器中控制寄存器中 PCD1 禁止頁目錄項的內容進入禁止頁目錄項的內容進入Cache0 允許頁目錄項的內容進入允許頁目錄項的內容進入Cache(頁目錄項頁目錄項)(頁表項頁表項)上述信號及引腳之間的關系上述信號及引腳之間的關系:. . . . CD NW . . . .CR0 Cache控制器控制器 CacheFLUSHPCDPWT+CR0中的中的CD+KENPCDPWT片

16、外引腳片外引腳來自來自CR3或頁目錄或頁目錄項或頁表項或頁表項的項的PCD和和PWT當當“或非門輸或非門輸出出1 當前頁允許填充當前頁允許填充Cache0 當前頁不允許填充當前頁不允許填充Cache由此可得由此可得:只有當只有當CD=0、PCD=0、并且、并且0時時, 才能進行才能進行Cache填充填充, 只要這三者中有一個位只要這三者中有一個位“1”, 就就禁止填充禁止填充Cache。 三、三、80486的引腳功能的引腳功能 1. 數據奇偶校驗引腳數據奇偶校驗引腳DP3DP0 , 每一位針對一個字節每一位針對一個字節, 即即:DP3 DP2 DP1 DP0D31 D24 D23 D16 D1

17、5 D8 D7 D0 寫數據時寫數據時:CPU根據輸出的數據根據輸出的數據, 內部自動按偶校驗方式內部自動按偶校驗方式生成生成DP3 DP0 , 并連同數據位一起輸出。并連同數據位一起輸出。 讀數據時讀數據時:CPU將數據位連同校驗位一起讀回來。這要將數據位連同校驗位一起讀回來。這要求被求被CPU讀取的設備生成校驗位。讀取的設備生成校驗位。2. 奇偶校驗檢查位奇偶校驗檢查位(CPU輸出輸出) PCHK讀周期后有效讀周期后有效, 指示讀取的數據是否奇偶出錯。指示讀取的數據是否奇偶出錯。 奇偶校驗位及校驗檢查位奇偶校驗位及校驗檢查位 簡化接口設計簡化接口設計例例: 處理器與一處理器與一8位外設通信

18、位外設通信, 進行出錯校驗進行出錯校驗, 設設計利用以上信號進行校驗的接口電路原理圖計利用以上信號進行校驗的接口電路原理圖 . DP0 . INT引起中斷引起中斷要求要求CPU重發重發 +5VCD QQR+5VCD QQRPCHKINT引起中斷引起中斷要求要求CPU重讀重讀D7 D0(讀讀: 生成校驗位生成校驗位)讀數據時讀數據時:寫數據時寫數據時: CPU數據總線數據總線D7D0 8位位端口端口譯碼譯碼EN3. 總線寬度控制信號總線寬度控制信號BS16BS8(1) BS16該信號與該信號與80386的的 的異同的異同:BS16請求進行請求進行16位數據傳送位數據傳送相同處相同處: 表示外設請

19、求表示外設請求CPU進行進行16位的位的數據傳送。如果數據傳送。如果CPU執行的執行的32位的位的I/O指令指令, 自動將其轉換成兩個自動將其轉換成兩個16位的數據傳送周期位的數據傳送周期; 當當 有效有效, BS16不同處不同處:對對80386, 數據只在總線低數據只在總線低16位位D15D0上傳送。上傳送。讀操作時讀操作時:CPU的兩個的兩個16位的讀周期都只采樣數據總線位的讀周期都只采樣數據總線低低16位位; 寫操作時寫操作時:第一個周期第一個周期, 在總線的在總線的D15D0上發送低半部上發送低半部;第二個周期第二個周期, CPU將高半部自動復制到數據總將高半部自動復制到數據總線低線低

20、16位位D15D0上發送。上發送。只需將外設的只需將外設的16位數據線連接到數據位數據線連接到數據總線的低總線的低16位位D15D0。 讀周期讀周期:對對80486, 如果如果CPU執行的執行的32位的位的I/O指令指令, 第一個第一個周期在數據總線低周期在數據總線低16位傳送低位字位傳送低位字, 第二個周期第二個周期在數據總線高在數據總線高16位傳送高位字。位傳送高位字。 CPUD31D16D15D0 外設外設第二次讀第二次讀第一次讀第一次讀外設的外設的16位數據線連接到數據總線的位數據線連接到數據總線的高高16位位D31D16還是低還是低16位位D15D0? 寫周期寫周期: CPUD31D

21、16D15D0 外設外設第二次寫第二次寫第一次寫第一次寫外設的外設的16位數據線連接到數據總線的位數據線連接到數據總線的高高16位位D31D16還是低還是低16位位D15 D0 ?(2) BS8如果如果CPU執行的執行的32位的位的I/O指令指令, 則自動轉則自動轉換成換成4個總線周期。四個周期傳送四個字節個總線周期。四個周期傳送四個字節, 依次在數據總線的四個字節上傳送。依次在數據總線的四個字節上傳送。 當當 有效時有效時,BS8 進行進行8位數據的傳送位數據的傳送, 一次傳一次傳送一個字節送一個字節,外設的外設的8位數據線連接到數據總線的位數據線連接到數據總線的四個字節的哪個字節上四個字節

22、的哪個字節上?針對針對8位外設。位外設。用中間電路進行轉換用中間電路進行轉換, 保證保證16位或位或8位外設的數據位外設的數據能依次傳送到數據總線的不同部分能依次傳送到數據總線的不同部分, 如下圖所示如下圖所示:解決方法解決方法: CPU32位外位外設端口設端口16位外位外設端口設端口 8位外位外設端口設端口地地 址址D31D24D7 D0D23D16 D15D8字交換字交換電路電路字節交字節交換電路換電路8位位16位位 字節交換電路字節交換電路 8位輸位輸入設備入設備D31D24D7D0D23D16D15D8數據鎖數據鎖存器存器(8位位)數據鎖數據鎖存器存器(8位位)數據鎖數據鎖存器存器(8

23、位位)數據鎖數據鎖存器存器(8位位)OEOEOEOERDBE3BE2BE1BE0闡明：闡明：經過經過 控制控制CPU的每的每次讀操作。用次讀操作。用4個總線周期個總線周期,依次從依次從4個數個數據鎖存器讀入據鎖存器讀入數據。數據。同理可構成字同理可構成字交換電路。交換電路。 BE0 BE3 4. 總線請求及總線相應信號總線請求及總線相應信號 HOLD: 總線請求信號總線請求信號 (總線主設備與從設備總線主設備與從設備) HLDA: 總線響應信號總線響應信號 AHOLD:地址保護請求信號地址保護請求信號一個總線主控設備向處理器提出的釋放系統一個總線主控設備向處理器提出的釋放系統地址總線的請求信號

24、。地址總線的請求信號。該信號與該信號與 信號一起控制信號一起控制Cache操作。操作。EADS5. Cache控制信號控制信號 KEN 有效時有效時, 可以填充可以填充Cache FLUSH有效時有效時, 清除清除Cache PCD PWT用于控制片外用于控制片外Cache EADSADSCPU輸出信號輸出信號, 指示指示CPU總線周期開始總線周期開始(地址及相應控制信號已發到總線上地址及相應控制信號已發到總線上,)。EADSCPU的輸入信號的輸入信號, 向向CPU指示有其它指示有其它主控設備已將要進行內存寫入操作的主控設備已將要進行內存寫入操作的地址放到了系統地址總線上。地址放到了系統地址總

25、線上。用于用于80486總線監視地總線監視功能總線監視地總線監視功能便于在必要的情況下便于在必要的情況下, 將將Cache某些某些單元標識為無效。單元標識為無效。EADS 與與AHOLD一起一起, 構成構成80486的一個的一個 “使無效的周期使無效的周期, 其工作過程如下其工作過程如下: 某主控設備發出某主控設備發出AHOLD80486, 要求要求80486釋釋放系統地址總線放系統地址總線; 80486讀取該地址讀取該地址(80486地址總線為雙向地址總線為雙向), 與自與自身身Cache中已有的地址進行比較中已有的地址進行比較, 若該地址存在若該地址存在, 則標識該地址單元內容無效。則標識

26、該地址單元內容無效。EADS 該設備發出該設備發出 80486, 表示該設備的寫入內存表示該設備的寫入內存的地址已經放到系統地址總線的地址已經放到系統地址總線;6. 總線仲裁信號總線仲裁信號 BREQ用于多機系統的總線請求信號用于多機系統的總線請求信號CPU的輸出信號的輸出信號CPU收到該信號收到該信號, 將被強制讓出總線將被強制讓出總線使用權。使用權。 BOFF7. 總線狀態信號總線狀態信號 RDYBRDYBLASTRDY與與8086的的Ready含義相同含義相同BRDYBLAST 用于猝發用于猝發(Burst)傳送傳送在在80486中中, 猝發傳送是指每一個猝發傳送是指每一個T(而不是每一

27、而不是每一個總線周期個總線周期2個個T)傳送一個數據。傳送一個數據。猝發傳送由外設猝發傳送由外設CPU提出請求后進行。提出請求后進行。外設請求猝發的方式是通過發送另一個外設請求猝發的方式是通過發送另一個“數數據準備好信號來實現的據準備好信號來實現的 每個時鐘節拍每個時鐘節拍T, BRDY CPU在每個在每個T采樣數據總線。采樣數據總線。如下圖所示如下圖所示:BRDY讓讓 有效有效,BLAST地址地址DATAT1T2T2T2T2 T2T1T2RDYBRDY猝發傳送猝發傳送結束猝發傳送有兩種方式結束猝發傳送有兩種方式: 被訪問設備主動結束被訪問設備主動結束: CPU主動中止主動中止:BRDY停頓停

28、頓 有效有效;發出發出 信號。信號。BLAST四、四、80386/80486多功能接口芯片多功能接口芯片 82380簡介簡介 82380 的主要功能部件的主要功能部件: DMA控制器控制器(相當于原來地相當于原來地8237和和80286中的中的82258DMAC的功能的功能) DRAM刷新控制器刷新控制器(=W4006AF,由由WACOM公司公司設計設計) 中斷控制器中斷控制器(相當于相當于8259) 可編程計數可編程計數/定時器定時器(相當于相當于8253) 等待狀態發生器等待狀態發生器(用于產生用于產生Ready信號信號) 系統重置電路系統重置電路(用于產生用于產生Reset信號信號)1.

29、 DMA控制器控制器 構成構成 內部含有內部含有8個通道個通道, 可以連接可以連接8個請求設備個請求設備; 每個通道有獨立的控制邏輯和通道寄存器每個通道有獨立的控制邏輯和通道寄存器.通道通道0通道通道1通道通道7.通道控制器通道控制器控制寄存器控制寄存器狀態寄存器狀態寄存器DMA 懇求懇求 和仲和仲 裁電裁電 路路DREQ0DREQ3DREQ4 DREQ5DREQ6DREQ7DREQ2DREQ1CPU接口接口HOLDHLDA 工作過程工作過程: 略略 DMA傳送方式傳送方式三種工作方式三種工作方式(通過寫入控制字來規定通過寫入控制字來規定): 單單一一數數據據傳傳送送 1個個DMA周期周期傳傳

30、送一送一個數個數據后據后結結束束, CPU重新控制重新控制總線總線。若若DREQi請求端輸入一直連續地發出請求請求端輸入一直連續地發出請求, 則則信號信號DREQi-HOLD-HLDA始終重復至所要的始終重復至所要的字節數傳輸完畢為止。字節數傳輸完畢為止。 每一次數據傳輸時每一次數據傳輸時, DMA控制器都需要對控制器都需要對DREQ輸入進行仲裁輸入進行仲裁, 并且執行并且執行HOLD/HLDA操作。操作。 數據塊傳送數據塊傳送 設置設置DMA內的一個內的一個24位計數器的計數初值位計數器的計數初值, 每傳送每傳送一個字節一個字節, 計數器減計數器減1, 直到計數器減為直到計數器減為0為止為止

31、, 傳送傳送結束。結束。 需求傳送需求傳送 計數器仍然計數計數器仍然計數, 直到計數器減為直到計數器減為0傳送結束傳送結束;若請求信號若請求信號DREQ變為無效變為無效, 也結束也結束DMA傳送傳送注注: 82380還有一個信號還有一個信號EOP, 當該信號有效時當該信號有效時, 無論是哪一種傳輸方式無論是哪一種傳輸方式, 傳輸過程都將結束。傳輸過程都將結束。 DMA仲裁仲裁(多個請求信號同時有效時多個請求信號同時有效時) 固定方式固定方式(靜態方式靜態方式): 軟件編程設置通道優先權軟件編程設置通道優先權, 若不重新設置若不重新設置, 則保則保持不變持不變; 若軟件對優先權不加以設定若軟件對

32、優先權不加以設定, 則則DMA控制器自控制器自動按通道動按通道0到通道到通道7優先權從高到低。優先權從高到低。 循循環環式式(動態動態方式方式): 一個通道請求被響應且一個通道請求被響應且完成數據傳送后完成數據傳送后, 優先權自動降為最低。優先權自動降為最低。實際上實際上, 8個通道還可以分成兩個組個通道還可以分成兩個組(0 3通道和通道和47通道通道), 兩個組可以分別按不同的優先級設置兩個組可以分別按不同的優先級設置方式。方式。 8237A一般只限于執行一般只限于執行I/O設備與存儲器之間設備與存儲器之間的傳輸的傳輸, 其中有兩個通道可用于兩個存儲區域之其中有兩個通道可用于兩個存儲區域之間

33、的數據傳送。間的數據傳送。 82380則可以控制以下部件間的數據傳送則可以控制以下部件間的數據傳送: 存儲器與存儲器之間存儲器與存儲器之間 存儲器與存儲器與I/O設備之間設備之間 兩個高速兩個高速I/O設備之間設備之間 82380的的DMA與與8237A的兼容性的兼容性 82380的的DMA除包含了除包含了8237A的全部功能外的全部功能外, 增加增加一些控制寄存器一些控制寄存器, 也增加了寄存器的長度也增加了寄存器的長度, 并增加了并增加了一些功能。一些功能。 比如比如:2. 可編程計數定時器可編程計數定時器與與Intel 8253基本相同基本相同, 核心為核心為4個計數通道個計數通道.數據緩沖數據緩沖器及接口器及接口控制電路控