1、Integrated Circuit Class：13級微電子一班 Name：陸洋洋 Num：20132095 Cadence Tutorial 2一、實驗目的1、學習及掌握cadence圖形輸入及瞬時仿真方法；2、掌握基本反相器的原理與設計方法；3、學會分析反相器電壓傳輸特性曲線 的測試方法；4、通過學習分析電壓傳輸特性曲線，來確定五個關鍵電壓。二、實驗內容 用cadence軟件來設計一基本反相器，并利用仿真工具來測試反相器的電壓傳輸特性曲線，并分析其五個關鍵電壓:輸出高電平、輸出低電平、輸入高電平、輸入低電平、閾值電壓。1、 在cadence環境中繪制的反相器原理圖。（為消除體效應和減弱閂

2、鎖效應將NMOS的襯底接地（GND），而相應的應將PMOS的襯底接電源（VDD）。 在下圖中，通過設置一個輸入IN和輸出OUT，以及寬長比為5的PMOS，寬長比為2.5的NMOS組成構成了一個反相器。1.Schematic.2.在Analog Environment中，對反相器進行瞬態分析(tran)，仿真時間設為4ns。仿真輸入輸出波形實驗總結： 如上面兩個圖，所示我們可以看到反相器的輸出波形在由低跳變到高和由高跳變到底時都會出現尖脈沖，而不是直接跳變。其主要原因是由于 MOS 管柵極和漏極上存在覆蓋電容，在輸出信號變化時，由于電容儲存的電荷不能發生突變，所以在信號跳變時覆蓋電容仍會發生充放

3、電現象。3.為了測試反相器的電壓傳輸特性曲線，采用的是直流分析(DC),我們把輸入信號修改為 5V 直流電源，如下面原理圖所示。該直流電源從 0V 到 5V 進行線性掃描,進而得到電壓傳輸特性曲線如下面圖五跟圖六的仿真圖所示。實驗總結: 在實驗中，測試反相器的電壓傳輸特性曲線使直流電源從0到5V變化，增益與輸入電壓的關系曲線（右）是利用計算器calculator中的deriv函數計算出的增益與輸入電壓的關系曲線。由圖可以看出：輸出高電平、輸出低電平、輸入高電平、輸入低電平、閾值電值。所以，噪聲容限為： Cadence Tutorial 3一、實驗目的1、學習及掌握 cadence 圖形輸入及仿

4、真方法；2、掌握生成 symbol 的兩種方法；3、利用基本反相器設計反相器環，并分析其延時；4、掌握使用計算器(Calculator)以及直接測量上升、下降延時的方法。二、實驗內容本實驗主要利用 cadence 軟件來設計一由反相器環(奇數個)構成的環形振蕩器，并利用計算器(Calculator)來分析環形振蕩器的延時。1、 為反相器創建 symbol本實驗使用上一實驗繪制的反相器來構成反相器環，利用層次原理圖的方法，首先為上一實驗的反相器創建 symbol。主要有兩種方法：（1）直接創建；（2）通過復制的方法創建。2、 由反相器構成反相器環 將奇數個反相器首尾相接，就形成了反相器環形振蕩器

5、，如圖三所示就是由反相器構成的環形振蕩器原理圖：原理圖分析：(1) 奇數級反相器首尾相接構成環形振蕩器，振蕩周期為：（n為反相器級數，n=1、3、5.）則震蕩頻率為:n級反相器的平均延時為:在 A 點，的低電平使輸出為高電平，從而使為低電平。類似的，在 B 點，的高電平使輸出為低電平，而這個低電平又增強了的高電平。因為這兩個工作條件前后一致，所以認為 A 和 B 是穩定的工作點。3、測量延時(1)對環形振蕩器進行瞬態分析，仿真時間為4ns，bcd節點的輸出波形如圖二所示（信號c的第一個邊沿正在上升，而信號b正在下降）：Cadence Tutorial 4一、實驗目的1、學習及掌握 cadenc

6、e 圖形輸入及仿真方法；2、利用反相器設計反相器鏈，并對其進行尺寸的優化；3、學會反相器優化的基本方法；4、進一步掌握上升延時、下降延時的測量方法。二、實驗內容本實驗主要是利用 cadence 軟件來設計一反相器鏈，使其延時最小，以達到最優的設計。 主要是通過按二比一的比例改變反相器的尺寸，測量相應的延時，但延時最小時的尺寸就是最優情況。1、 繪制反相器鏈 第一個反相器的作用可理解為使輸入信號更加接近于真實情況；而最后一個反相器是作為負載。 繪制的反相器鏈如上圖示，各反相器的MOS管尺寸如下：柵長length設置為變量len，而寬度設置為：invX1：a*Wid for PMOS,Wid fo

7、r NMOSinvX4：a*b*Wid for PMOS,b*Wid for NMOSinvX16：a*b*bWid for PMOS,b*b*Wid for NMOSinvX64：a*c*Wid for PMOS,c*Wid for NMOS2、 瞬態分析 進入 Analog Environment 中，進入瞬時分析之前必須得設置好參量。其中，a=2，b=4， c=64,Len=600n,Wid=1.5u。也就是說，反相器是二比一的反相器，并且每一級按放大倍數為4的比例放大，所有MOS管的柵長為600n，而最小MOS管的寬為2*1.5u。所以，原理圖中所有MOS管的尺寸都已經確定下來。進行瞬

8、態分析，仿真時間為8ns，輸出波形如下圖所示： 5、 確定最優的PMOS/NMOS寬度之比a在這里我們使用變量仿真，通過改變PMOS/NMOS寬度之比a的值，來確定最快的情況。a由1->3變化，步進為0.2，輸出IN2與OUT的波形如圖所示：由上圖可以看出，當 a 由 1->3 變化時，IN2 與 OUT 間的延時相當接近，所以我們可以認為靜態 CMOS 屬于無比邏輯。我們放大 HL 部分如圖八所示。我們可以發現最快的情況是當 a=1 時，此時 PMOS 與 NMOS 尺寸相同。另外，我們可以放大 LH 部分如圖九所示。由圖九可知，當 a=1 時，有最壞延時 430ps，然而當 a

9、=1.4 或 a=1.6 時，有較好的上升延時在 410ps 與 400ps 之間。所以可以選擇 a=1.5，更接近最優的上升延時。 實驗總結：（1）由上圖中LH 部分可以看出：如上圖十一所示，由圖可以看出當 b=3.62 時，最小的上升延時為641ps。同樣，可以利用計算器中的 delay 函數來確定變量 b 與延時的關系。（2） 由上圖中HL 部分可以看出：如上圖十一所示，由圖可以看出當 b=3.62 時，最小的上升延時為641ps。同樣，可以利用計算器中的 delay 函數來確定變量 b 與延時的關系。 由上分析可知，b=3.62 時延時最小。Cadence Tutorial 5一、實驗

10、目的1、學習及掌握 cadence 圖形輸入及仿真方法；2、學會版圖制造工藝以及版圖設計的基本規則；3、學會版圖設計的基本方法及應注意的問題；4、掌握版圖提取(layout extraction)的方法；5、掌握版圖與線路圖対查比較方法(LVS)；5、掌握后模擬仿真(post layout simulation)的基本方法；6、掌握版圖仿真的方法，以及與原理圖仿真的比較方法。二、實驗內容本實驗的主要內容是為反相器設計版圖，再提取出反相器的版圖，并用 LVS工具驗證版圖與原理圖是否一致，最后提取出版圖中的參數進行在這里采用 AMI 0.5uC5N CMOS 工藝(3 層金屬，2 層多晶硅，5V

11、電壓，0.6um 最小特征尺寸)。設計規則采用 SCMOS SUBM scalable CMOS 設計規則。AMI 0.5u C5N CMOS 工藝中，0.3um。我們使用該規則的原因有： 晶體管和其他尺寸不能隨意改變，都應該是0.5=0.15um的倍數； 版圖中每一動一格為 0.15um。2、反相器版圖繪制(1) 繪制 n 有源區，其尺寸為，即 NMOS 的寬為 1.5um。(2) 繪制 NMOS 柵極，如圖二所示，NMOS 管的長為 600nm。(3) 在有源區中放置兩個接觸，如圖三所示，其尺寸為。該接觸的主要作用是為了使柵極與金屬一層接觸良好。(4) 在 n 有源區旁邊繪制一個襯底接觸，

12、并添加 p 選擇框和 n 選擇框，該襯底接觸的主要作用是保證 GND 與柵極良好接觸。這樣，NMOS 管就基本繪制完成。(5) 用同樣的方法繪制 PMOS 管，如圖五所示。其中 PMOS 管的寬為 3um，長為 600nm。PMOS 旁邊也為襯底接觸，如圖二所示，該襯底接觸的主要作用是保證 VDD 與柵極良好接觸。6) 繪制 N 阱，由于 NMOS 建立在 P 型襯底上，為了在同一塊晶片上建立 PMOS管，則必須對其摻雜，建立一 N 型區，然后再在該 N 型區中建立 PMOS 管。(7) 在有源區上繪制金屬，并繪制連線。其中為了在金屬一層中添加輸入引腳，所以在由金屬一層到柵極之間要加一“過孔”

13、。(8)最后再繪制 GND 以及 VDD 就完成了反相器的版圖繪制。 完成后的反相器版圖如圖所示。(9) 為了進行版圖提取，還要給版圖文件標上端口即添加輸入(IN)輸出(OUT)引腳以及電源(vdd!、gnd!)引腳，這是LVS的一個比較的開始點。3、版圖提取 在版圖編輯環境下選擇Verify extractor，然后在彈出的對話框中選擇寄生電容提取Extract_parasitic_caps。填好提取文件庫和文件名后，單擊OK就可以了。然后打開Library Manager，在庫myLib下nmos單元中增加了一個文件類型叫extracted的文件，可以用打開版圖文件同樣的方式打開它。圖十就

14、是提取出來的版圖，可以看到提取出來的器件和端口，要看連接關系的話，可以選擇Verify-probe菜單，在彈出窗口中選擇查看連接關系。如下圖所示，可以很清楚的看到提取版圖中的寄生電容。版圖與線路圖對查比較 在版圖和線路圖的準備工作完成后就可以進行LVS了。點擊Verify->LVS，在彈出的菜單中，填好規則文件的庫和文件名(inverter)，要進行LVS的兩個網表（其實在LVS中比較的是兩個網表，一個是schematic中，另一個是extracted，所以兩個schematic文件也可以比較）。設置完以后單擊RUN，片刻后就回彈出一個窗口表示LVS完成或者失敗。失敗時可以在上面的菜單中

15、單擊Info看運行的信息再進行處理。LVS完成后，可以在上面的彈出菜單中單擊Output，這時會彈出LVS的結果。實驗總結： LVS結果如上圖八所示。從圖中可以看出，原理圖與版圖中的網表完全匹配，說明原理圖網表與版圖網表是完全一致的。 同時，還可以看出版圖中有4個節點，4個端口，1個PMOS和1個NMOS；相似的，原理圖中也有4個節點，4個端口，1個PMOS和1個NMOS。 1位CMOS全加器的設計集成電路設計方法大致可分為定制（Custom）、半定制（Semi-custom）、可編程邏輯器件（PLD）等設計方法，如圖1.1所示。定制設計方法又可分為全定制（Full-Custom）設計和基于包

16、（Cell-Based）的設計方法二類。全定制（full custom）集成電路設計方法，是按規定的功能與性能要求，對電路的結構布局與布線進行最優化設計，實現最小面積，最佳布線布局、最優功耗速度積，以求獲得盡可能最優的設計。全定制（full custom）集成電路設計方法通常用于高性能的設計場合：規模較小性能要求較高的中小規模專用集成電路；大批量高性能集成電路。圖1.1 ASIC設計方法分類全定制的設計流程：1）電路圖繪制2）前仿真3）繪制版圖4）版圖驗證5）版圖后仿真。摩爾定律芯片上的晶體管數量每18到24個月翻一番。半導體技術有效性每18個月將會增大一倍。1IC設計必須要有工藝庫的支持，本

17、文的設計例子五級反相器使用NCSU的TSMC 0.18工藝庫，啟動命令是icfb&.庫的邏輯組織元素如下：庫（Library）；單元（Cell）（庫的設計單元）：視圖（View）（單元的一種視圖形式）如本文中反相器單元（INV）的電路圖（Schematic），符號（Symbol），版圖（Layout）。本文以全加器為例使用Cadence公司的工具IC 5141與HSPICE來實現全定制的整個設計流程。 1位全加器的電路圖仿真圖由仿真圖可以驗證所涉及的全加器的邏輯是正確的。接下來進行器件的封裝與版圖的設計版圖4位全加器的設計4位全加器的仿真圖通過全加器電路圖與版圖的繪制與仿真，全加器的性能更容易被了解。另外繪制電路圖過程中，為使信