1、精品文檔一、填空題（每題5分，10題，共50分）1. 功率 1W =_ 30dBm。2. 貼片電阻上的103代表10K歐姆阻值。3. 三極管在工作時(shí)，發(fā)射結(jié)和集電結(jié)均處于正向偏置，該晶體管工作在飽和狀態(tài)。4. 假設(shè)A傳輸線的特征阻抗是 70歐姆，B傳輸線的特征阻抗是 30歐姆，A傳輸線與B傳輸線相連，那么它們之間的反射系數(shù)是_ 0.4。（ -0.4也可以是正確答案）5. Smith阻抗圓圖的最左側(cè)點(diǎn)對(duì)應(yīng)的是 短路_，阻抗圓圖的最右側(cè)點(diǎn)對(duì)應(yīng)的是 _開(kāi)路_。6. 負(fù)載阻抗串聯(lián)一個(gè)電感， 則輸入阻抗在Smith圓圖上如何變化？ 以負(fù)載阻抗點(diǎn)為起點(diǎn)，圍繞等阻抗圓順時(shí)針旋轉(zhuǎn) 。7. 負(fù)載阻抗為Zl,經(jīng)過(guò)

2、阻抗為，長(zhǎng)度為入/4的傳輸線，則阻抗變?yōu)閆02/Zl 。8. 請(qǐng)寫(xiě)出級(jí)聯(lián)網(wǎng)絡(luò)的噪聲系數(shù)計(jì)算公式NFtotal = NF1 + （NF2-1）/G1 + （NF3-1）/G2 +（NFn-1）/Gn-1 。9. 一個(gè)低噪聲放大器的噪聲系數(shù)為1.5dB,增益20dB,現(xiàn)在放大器的前端添加一個(gè)插損為1dB的無(wú)源濾波器，請(qǐng)問(wèn)從濾波器的輸入端看，這個(gè)電路的噪聲系數(shù)是_2.5dB 。10. 請(qǐng)寫(xiě)出接收機(jī)的靈敏度計(jì)算公式Pin min = -174dBm/Hz + 10log（B） + NF + SNR out min ,使用B表示符號(hào)速率，NF表示噪聲系數(shù)，SNFOut min表示解調(diào)門(mén)限。二、問(wèn)答題（每

3、題10分，5題，共50分）1. 請(qǐng)分別解釋放大器的1dB壓縮點(diǎn)和噪聲系數(shù) NF的含義？（ 10分）答案：1dB壓縮點(diǎn)（P1dB：放大器有一個(gè)線性動(dòng)態(tài)范圍，在這個(gè)范圍內(nèi)，放大器的輸出功率隨輸入功率線性增加。 隨著輸入功率的繼續(xù)增加，放大器進(jìn)入非線性區(qū)，其輸出功率不再隨輸入功率的增加而線性增加，也就是說(shuō)，其 輸出功率低于小信號(hào)增益所預(yù)計(jì)的值。通常把增益下降到比線性增益低1dB時(shí)的輸出功率值定義為輸出功率的1dB 壓縮點(diǎn)，用P1d表示。噪聲系數(shù)：放大器本身自帶噪聲，在放大輸入信號(hào)和輸入噪聲的同時(shí)，也會(huì)將自身的噪聲禾0放大后的輸入信號(hào)和 輸入噪聲疊加，導(dǎo)致輸出端的信噪比減小； 噪聲系數(shù)NF輸入端信噪比

4、/輸出端信噪比2. 請(qǐng)分別畫(huà)出BUCK和BOOS電路的原理框圖。（10分）BUCK路:精品文檔精品文檔BOOS電路:3. 請(qǐng)畫(huà)出典型的一次變頻超外差式接收機(jī)的結(jié)構(gòu)框圖，并簡(jiǎn)要描述。（10分）射頻輸入帶通濾波器LNA低噪聲放大器MIXER混頻器帶通濾波器中頻放大器ADCFPGA答案:射頻輸入后，經(jīng)過(guò)帶通濾波器，抑制帶外信號(hào)后，送入 LNA放大,放大后的信號(hào)經(jīng)過(guò)混頻器，變頻到中頻 段 再經(jīng)過(guò)帶通濾波器抑制鏡像干擾，然后送入中頻放大器，再送入AD進(jìn)行模數(shù)轉(zhuǎn)換，最后送入FPG進(jìn)行數(shù)字 信號(hào)處理。4.4. 請(qǐng)將下圖所示的英文翻譯為中文。（10分）A single-ended CMOS clock can

5、 be ac-coupled io the CLKP input, with CLKM connected to ground with 啟 0.1 亠jjF capacitor, as shown in Figure 136. However, for best performanoe the clock inputs must be driven differentially, thereby reducing $u$cepi曲ility to ccmirion-mode noise. For high Input frequency sampling, Tl recommertcis u

6、期命 a clock source with very low jitter. Band-pass filtering of the clock source can twlp reduce the effects of jitter There is no clhange in fjerfomance wiih a non-50% duty cycle clack input.精品文檔答案：使用交流耦合的方式將單端CMO時(shí)鐘信號(hào)送人CLK引腳，CLKI引腳使用0.1uf的電容耦合至哋，女嚇圖 136所示。然而，要實(shí)現(xiàn)最優(yōu)性能必須使用差分輸入，因?yàn)榭梢詼p小共模噪聲的干擾。為實(shí)現(xiàn)高頻輸入采樣， TI 推薦使用低抖動(dòng)時(shí)鐘。帶通濾波器可以減小抖動(dòng)帶來(lái)的影響。非占空比50的時(shí)鐘信號(hào)不會(huì)影卩向AD（的性能。6.7. 某型號(hào)頻譜儀低噪為-165dBm/Hz，當(dāng)RBW設(shè)為lOO