1、目錄1課程設計的目的與作用12設計任務12.1加法計數(shù)器12.2序列信號發(fā)生器12.3 256進制的加法器13設計原理13.1加法計數(shù)器13.2序列信號發(fā)生器23.3用集成芯片設計一個256進制的加法器24實驗步驟34.1加法計數(shù)器34.2序列信號發(fā)生器74.3用集成芯片設計一個256進制的加法器95仿真結果與分析116設計總結與體會117參考文獻111 課程設計的目的與作用1.了解同步計數(shù)器及序列信號發(fā)生器工作原理；2.掌握計數(shù)器電路的分析，設計方法及應用；3.掌握序列信號發(fā)生器的分析，設計方法及應用2 設計任務2.1加法計數(shù)器1.設計一個循環(huán)型3位2進制加法計數(shù)器，其中無效狀態(tài)為（000，

2、001），組合電路選用與門和與非門等。2.根據(jù)自己的設計接線。3.檢查無誤后，測試其功能。2.2序列信號發(fā)生器1.設計一個能循環(huán)產(chǎn)生給定序列的序列信號發(fā)生器，其中發(fā)生序列（0001），組合電路選用與門和與非門等。2.根據(jù)自己的設計接線。3.檢查無誤后，測試其功能。2.3 256進制的加法器1.設計一個140進制的加法器并顯示計數(shù)，選用兩片74L163芯片設計電路。2.根據(jù)自己的設計接線。3.檢查無誤后，測試其功能。3 設計原理3.1加法計數(shù)器1.計數(shù)器是用來統(tǒng)計輸入脈沖個數(shù)電路，是組成數(shù)字電路和計算機電路的基本時序邏輯部件。計數(shù)器按長度可分為：二進制，十進制和任意進制計數(shù)器。計數(shù)器不僅有加法計

3、數(shù)器，也有減法計數(shù)器。如果一個計數(shù)器既能完成累加技術功能，也能完成遞減功能，則稱其為可逆計數(shù)器。在同步計數(shù)器中，個觸發(fā)器共用同一個時鐘信號。2.時序電路的分析過程：根據(jù)給定的時序電路，寫出各觸發(fā)器的驅動方程，輸出方程，根據(jù)驅動方程帶入觸發(fā)器特征方程，得到每個觸發(fā)器的次態(tài)方程；再根據(jù)給定初態(tài)，一次迭代得到特征轉換表，分析特征轉換表畫出狀態(tài)圖。3.CP是輸入計數(shù)脈沖，所謂計數(shù)，就是記CP脈沖個數(shù)，每來一個CP脈沖，計數(shù)器就加一個1，隨著輸入計數(shù)脈沖個數(shù)的增加，計數(shù)器中的數(shù)值也增大，當計數(shù)器記滿時再來CP脈沖，計數(shù)器歸零的同時給高位進位，即要給高位進位信號。3.2序列信號發(fā)生器1.序列是把一組0,1

4、數(shù)碼按一定規(guī)則順序排列的串行信號，可以做同步信號地址碼，數(shù)據(jù)等，也可以做控制信號。 2.計數(shù)型序列信號發(fā)生器是在計數(shù)器的基礎上加上反饋網(wǎng)絡構成。要實現(xiàn)序列長度為M序列信號發(fā)生器。其設計步驟為：a.先設計一個計數(shù)模值為M的計數(shù)器；b.再令計數(shù)器每一個狀態(tài)輸出符合序列信號要求；c.根據(jù)計數(shù)器狀態(tài)轉換關系和序列信號要求設計輸出組合網(wǎng)絡3.3用集成芯片設計一個256進制的加法器選取兩片74LS163芯片設計140進制加法計數(shù)器。74LS163具有以下功能：a異步清零功能 當時，計數(shù)器清零。在時，其他輸入信號都不起作用，由時鐘觸發(fā)器的邏輯特性知道，其異步輸入端信號是優(yōu)先的，正是通過復位計數(shù)器也即使異步清

5、零的。b同步并行置數(shù)功能 當、時，在CP上升沿操作下，并行輸入數(shù)據(jù)進入計數(shù)器，使。c二進制同步加法計數(shù)功能 當時，若,則計數(shù)器對CP信號按照8421編碼進行加法計數(shù)。d保持功能 當時，若,則計數(shù)器將保持原來狀態(tài)不變。對于進位信號有兩種情況，如果,那么;若是,則。4實驗步驟4.1加法計數(shù)器1.根據(jù)要求有其狀態(tài)圖如下圖2所示。圖1 狀態(tài)圖2.選擇觸發(fā)器，求時鐘方程、輸出方程、狀態(tài)方程a 選擇觸發(fā)器 由于觸發(fā)器功能齊全、使用靈活，在這里選用3個CP下降沿觸發(fā)的邊沿JK觸發(fā)器。b 求時鐘方程 采用同步方案，故取 CP0=CP1=CP2=CP （1.1） CP是整個要設計的時序電路的輸入時鐘脈沖。c 求

6、輸出方程 確定約束項 由所給題目有無效狀態(tài)為001,010其對應的最小項為和是約束項。由圖2所示狀態(tài)圖所規(guī)定的輸出與現(xiàn)態(tài)之間的邏輯關系，可以直接畫出輸出信號Y的卡諾圖，如圖3所示。 Q1nQ0n 0X010X00 Q2n 00 01 11 10 0 1 圖2 Y的卡諾圖顯然，根據(jù)圖3 得 (1.2)d求狀態(tài)方程由圖2所示狀態(tài)圖可直接畫出如圖4所示電路次態(tài)Q2n+1Q1n+1Q0n+1卡諾圖。再分解開便可得到如圖5所示各觸發(fā)器的卡諾圖。 Q1nQ0n 011XXX110000 111XXX100101 Q2n 00 01 11 10 0 1 圖3 次態(tài)Q2n+1Q1n+1Q0n+1卡諾圖 Q1n

7、Q0n 0X101X11 Q2n 00 01 11 10 (a) Q2n+1卡諾圖 (a) Q2n+1卡諾圖 Q1nQ0n 1X101X00 Q2n 00 01 11 10 0 1 (b) Q1n+1卡諾圖 Q1nQ0n 1X001X01 Q2n 00 01 11 10 0 1 (c) Q0n+1卡諾圖 圖4 各觸發(fā)器的卡諾圖顯然，由圖5所示各觸發(fā)器的卡諾圖便可很容易的得到 (1.3)3 求驅動方程 觸發(fā)器的特性方程為 (1.4)化簡后可得驅動方程 (1.5) (1.5) 3 仿真電路圖圖5 加法計數(shù)器仿真電路圖5.檢查電路能否自啟動將無效狀態(tài)001、010式代入(1.2)(1.3)中進行計算

8、，結果可見，所設計的時序電路能夠自啟動。4.2序列信號發(fā)生器1. 采用JK觸發(fā)器、與門和與非門組成缺少狀態(tài)100，發(fā)生序列為1000001的序列信號發(fā)生器狀態(tài)圖如下所示。圖6 狀態(tài)圖2. 求輸出方程圖7 輸出Y卡諾圖由圖可得 （1.6） 圖8 真值表3. 求狀態(tài)方程圖9 次態(tài)Q2n+1Q1n+1Q0n+1卡諾圖Q2n+1卡諾圖Q1n+1卡諾圖 Q0n+1卡諾圖圖10 各個觸發(fā)器的卡諾圖由卡諾圖可得： （1.7）4.求驅動方程JK觸發(fā)器的特征方程： （1.8） （1.9）5.仿真電路圖圖11 序列信號發(fā)生器仿真電路圖4.3用集成芯片設計一個256進制的加法器1. 74LS163的引腳功能 CP是

9、輸入計數(shù)脈沖，也就是加到各個觸發(fā)器的時鐘信號端的時鐘脈沖；是清零端；是置數(shù)控制端；和是兩個計數(shù)器工作狀態(tài)控制端；是并行輸入數(shù)據(jù)端；CO是進位信號輸出端；是計數(shù)器狀態(tài)輸出端。圖12 74LS163狀態(tài)表2. 選用芯片的二進制同步加法計數(shù)功能，256進制正好是兩片74LS163全用，所以，。仿真圖如下圖 13 256進制加法器仿真圖5仿真結果分析 實驗結果可通過數(shù)字顯示器的數(shù)字變化觀察計數(shù)器的工作情況，容易驗證電路是否正確。1. 三位二進制加法計數(shù)器，顯示器的數(shù)字會按034567的順序循環(huán)變化，證明001 010為不存在的約束項，電路連接正確。2. 序列信號發(fā)生器，在這個設計實驗中總共計七個數(shù)。當

10、七個數(shù)計完之后重新歸零開始計數(shù)，顯示器的數(shù)字會按1000001的順序循環(huán)變化，證明設計合理且電路連接正確。3. 集成芯片設計出的256位加法器，當一個顯示器顯示循環(huán)0123456789abcdef當循環(huán)到f時 另一個顯示器顯示數(shù)即增加1，直至循環(huán)制f，計數(shù)器歸零，證明設計合理，電路連接正確。6設計總結通過本次課程設計使我對同步計數(shù)器及序列信號發(fā)生器工作原理有了更深的了解，同時掌握計數(shù)器電路的分析，設計方法及應用和序列信號發(fā)生器的分析，設計方法及應用，基本能夠獨立設計出一般簡單的電路7參考文獻1數(shù)字電子技術基礎簡明教程余孟嘗主編；清華大學電子學教研組編.3版.北京：高等教育出版社，2006.7（2007重?。?張利萍.王向磊編.數(shù)字電子技術實驗. 沈陽