1、PCI Express總線實驗開發(fā)板關鍵技術研究周強，周飴然（北京航空航天大學自動化科學與電氣工程學院，北京 100191）摘要：為了使學生深入學習、理解和掌握高速、串行PCI Express總線的核心概念和基礎應用技術，設計、開發(fā)了符合標準PCI Express 1.0a規(guī)范的八層阻抗控制實驗開發(fā)板。該實驗開發(fā)板由 PCI Express x1接口芯片、高速 FPGA等核心器件構成。其不但滿足GHz高速串行信號傳輸?shù)耐暾砸螅议_放性好，學生可通過對FPGA的編程開發(fā)，實現(xiàn)PCI Express x1總線的基本讀寫操作及高速LVDS數(shù)據(jù)的收發(fā)、RAM存儲等功能。該開發(fā)板可廣泛用于專業(yè)本科

2、高年級或研究生階段的計算機接口技術實驗課程。關 鍵詞：PCI Express總線；FPGA ;信號完整性；開發(fā)板中圖分類號：TP336文獻標識碼：A文章編號：Title 首字母大寫，其余均小寫，四號加粗，段前0.5行Name Name name五號字，作者順序與中文一致（單位全名 部門（系）全名,市（或直轄市）郵政編碼）單位英文，宋體六號，段后 0壬行Abstract:Abstract:寫作要求請參考北航學報主頁的“E文摘要求”KeyKey words:words:見北航學報主頁的選取key words （一律小寫，英文縮寫除外，英文分號分隔后面再加一個空格分隔）段前0.5行，段后2行，并在最

3、后添加分節(jié)符。隨著現(xiàn)代科技的發(fā)展，計算機數(shù)據(jù)量 及其傳輸速度成倍增長，傳統(tǒng)的PCI/PXI 總線已經顯得捉襟見肘，而新一代PCI Express總線的出現(xiàn)解決了這一難題。為了 使學生深入理 解、掌握PCI Express總線的 核心概念和基礎應用技術，設計了全新的 PCI Express總線實驗開 發(fā)板，學生可以通 過FPGA編程即可實現(xiàn)PCI Express 總線的 基本接口和數(shù)據(jù)傳輸功能。PCI Express（簡稱 PCIE）總線是 Intel 推 出的“第三代10總線”，PCIE總線采用點 對點、全雙工、串行差分傳輸模式，單向 速率高達2.5Gbps，理論數(shù)據(jù)讀寫速度最高 500MB/

4、S，可配置X 1、X 2、X 4、X 8、X 16、X 32通道，速率將成倍增長，相比PCI 總線的133MB/S ,已經是質的飛躍。實驗 開發(fā)板將采用PLX公司的PEX8311橋接芯 片，實現(xiàn)X 1通道的PCIE總線傳輸；并配 置 Altera 公司的 Cyclone 系列 FPGA EP1C12Q240，實現(xiàn)開放 的功能模塊的控制 功能。1 PCIE總線開發(fā)板功能概述PCIE總線實驗開發(fā)板，面向本科高年 級或研究生階段計算機接口實驗教學進行 開發(fā)，按功能主要分為PCI Express總線接 口模塊和本地功能模塊。PCIExpress 總線接口模塊用于實現(xiàn)板 卡和計算機的互聯(lián)接口，物理連接符

5、合通 用的 PCI Express Card Electromechanical Specification Rev 1.0 標準（如圖 1）,協(xié)議層 通過使用PEX8311橋接芯片來實現(xiàn)。本地功能模塊主要分為LVDS信號收 發(fā)模塊和RAM存儲模塊，具有4路LVDS 發(fā)送、4路LVDS接收，以及兩片256K*16bit的異步RAM 。rci-Exprssfe 匚接 11圖1 PCIE總線物理接口Hl t Eaifiri:PCI -E-Kprv-vvIt通過對FPGA的編程開發(fā)，可以實現(xiàn)計算機總線的數(shù)據(jù)傳輸、LVDS高速串行數(shù)據(jù)的收發(fā)和大容量數(shù)據(jù)的實時存儲。2實驗開發(fā)板硬件設計2.1硬件總體設計

6、實驗開發(fā)板硬件總體設計如圖2所示，開發(fā)板以高性能FPGA 為核心構建，設計有PCIE總線 接口模塊、LVDS信號收發(fā)模塊、RAM存儲模塊、輔助電路模塊等。電源模塊AMS1117-1.5所有電源和地測試端子高速LVDS串行LVDS信LVDS號LVDS接收器4收DS90LV048COMSJTAG & ASEPCS4未用FPGA管腳外接端子LVDS驅動器4發(fā)DS90LV047Switch*4撥碼開關LED*8測試燈Local總線本地時鐘LCLKr66MHz1協(xié)議 編碼FPGAEP1C12Q240協(xié)議 解碼乒乓操作COMSEm E B W C O BLCLK電源模塊AMS1117-2.5LA31:2L

7、D31:0LINT#BLAST#READY#PCI Express協(xié)議芯片PEX8311PCIe產 *MiZAllLocal SignalLRESETLRESET#E EE E EB WC o BLocal配置芯片93CS56PCIe配置芯片AT25640RAM1256K*16CY7C1041BNRAM2256K*16CY7C1041BN復位電路x1通道接口PCI數(shù)據(jù)總線Express2框圖輔助電路模塊用于實現(xiàn)板卡的供電、(Local)總線之間的信息傳遞。LED監(jiān)測及按鈕開關等功能。為方便調試,PEX8311 芯片的內部邏輯單元如圖3開發(fā)板留有外 部電源接口，可通過外部電所示。實驗中可通過FP

8、GA配合產生Local源對板卡供電；同時留有FPGA IO管腳外接總線相應的時序，實現(xiàn)總線操作。芯片內2.2 PCIE總線接口設計 輸，并記錄工作狀態(tài)。2.2.1 PEX8311 芯片應用PCIE總線實驗開發(fā)板采用FPGA 與PEX8311橋接芯片來實現(xiàn)PCIE總線和局部端口，可與外部實驗設備互聯(lián)使用。部具有各種寄存器組，可用來控制數(shù)據(jù)傳圖6 Hyperlynx 仿真軟件信號測試圖物*數(shù) 據(jù)4-處理鏈理層路 層層局部配置寄存器邏MSI中斷可預取空間輯 控SPI EEPROM共享RAM制IO空間電源管理內存空間EEPROM寄存器初始化值類型PCIDMAI2O運行時間局部總線線總部內內部總線狀態(tài)機

9、局 部 總 線 接 口圖3 PEX8311 芯片內部邏輯單元框圖PEX8311具有三種數(shù)據(jù)傳輸模式一一 主模式、從模式、DMA模式。在實驗開發(fā) 板的應用中始終工作在從模式和DMA模 式兩種方式下。Local總線在C （非復用地 址數(shù)據(jù)）模式下，采用32位、66MHz的傳 輸方式，因此芯片上的模式選擇管腳 MODE1:0 都應 置低。222橋接芯片與FPGA連接管腳Local總線是FPGA與PEX8311互連的 部分。FPGA需要配合Local總線信號，產 生相應的時序，實現(xiàn)讀寫及DMA功能。在 局部總線讀寫操作中起關鍵作用的引腳有 LA31:2（地址）、LD31:0（數(shù)據(jù)）、LHOLD 總線請

10、求）、LHOLDA （總線應答）、ADS# （地址周期起始）、BLAST# （周期最后一 個數(shù)據(jù)）、READY# （局部總線準備好）、 LWR# （讀寫指示）、LINT# （局部中斷）、 CCS# （配置寄存器選擇）、BTERM# （突發(fā) 終止）等信號，如圖2部分所示。2.2.3 EEPROM 配置信息在PEX8311橋接芯片的使用中，為保 證芯片正常工作，必須在板卡上電后對芯 片的若干寄存器進行初始化，否則將按默 認值處理。PEX8311的寄存器初始化分為 PCIE配置空間初始化和Local配置空 間初 始化，使用兩片EEPROM進行配置。PCIE配置EEPROM 主要對PCIE空間的 配置

11、寄存器地址數(shù)據(jù)進行設置，在實際操 作中作用不大。Local配置空間用于對板卡的設備ID、 LocaI總線操作模式、地址空間映射模式、 內存分配、突發(fā)讀寫及其它多種功能寄存 器進行設置，從而完成相應操作，因此， 該EEPROM配置信息是十分必要的。在應 用中選擇AT93C56芯片，上電時，PEX8311 將從EEPROM 中讀取34個（Long Load 模 式）或 50 個（Extra Long Load ） 16-bit 的信 息字。EEPROM的配置信息 可使用PLX公 司提供的PLXMON軟件進行修改，重新上 電后生效，還可通過Win Driver軟件進行查 看和修改。2.3本地功能模塊

12、設計本地功能模塊包括LVDS收發(fā)模塊和RAM存儲模塊。LVDS收發(fā)模 塊選用DS90LV047 和 DS90LV048 芯片完成LVDS信號和TTL電 平的轉化；RAM存儲模塊選用兩片 CY7C1041BN 芯片，具有256K*16bit 的存儲 量。功能模塊均與FPGA互聯(lián)，可通過編程 實現(xiàn)對功能模塊的調用。2.4板卡PCB設計2.4.1實驗開發(fā)板PCB分層實驗開發(fā)板采用標準3U板卡造型，便 于插入計算機內固定。由于PEX8311與EP1C12Q240 芯片管 腳眾多，布線密度較高，且所需電源供電 復雜，需要+1.5V和+2.5V的核心供電，+ 1.5V的芯片PLL鎖相環(huán)供電，+3.3V的1

13、0 供電，+5V的外圍器件供電，+12V PCIE連 接器供電，因此，為解決這些問題，開發(fā) 板采用8層PCB設計，具有4個信號層、2個 電源層、2個地層，如圖4所示。內 部 總 線 接 口FIFO主模式 局部從設備DMA模式 局部主設備曰標模式 內部從設備局部總線狀態(tài)機主模式J內部主設備DMAI 內部主設備內 部 總 線 接 口I目標模式 局部主設備BtfwL鉀TelilvwP*?gBn-Pi ep訊臥Prat*Cut圖4開發(fā)板8層PCB設計242信號完整性分析實驗開發(fā)板本地工作時鐘頻率為66M Hz，而PCIE總線接口的收發(fā)信號頻率可達 到2.5G Hz （如圖 5所示），并且在PEX831

14、1 和FPGA之間還有大量并行數(shù)據(jù)和地址線 等，此時，信號的完整性和電磁兼容性就 成了不可忽視的問題。圖5 PCIE總線收發(fā)信號差分布線為解決信號完整性問題，在開發(fā)板的 設計中，采用可控阻抗布線設計，保證信 號傳輸線的均勻性，保持傳輸線單端阻抗 50歐，差分阻抗100歐，盡量避免瞬時阻抗 變化，并依據(jù)阻抗計算板層厚度、信號線 寬度及線間距等。對于2.5G Hz的高速差分 線，盡量確保導線長度相同、對稱度一致 （如圖5所示）。在PCB布線時使用仿真軟件對高速信 號線進行完整性分析（如圖6），觀察仿真 測試圖和信號眼圖。同時在開發(fā)板設計中，每個電源接入 管腳都放置去耦電容，電源轉換芯片引腳 設計有

15、標準的LC濾波電路，最大可能地維 持供電平穩(wěn)，提高板卡工作穩(wěn)定性。3基于 Verilog HDL 的FPGA開發(fā)FPGA控制整塊板卡的功能實現(xiàn)，開發(fā) 板配有JTAG和AS程序 下載和調試接口，通 過編程可以實現(xiàn)PCIE總線的操作和本地各 功能模塊的開發(fā)。3.1本地功能模塊開發(fā)本地功能模塊可以實現(xiàn)對外部高速 LVDS串行數(shù)據(jù)的接收，并根據(jù)傳輸協(xié)議解 碼數(shù)據(jù)，同時通過兩片大容量RAM芯片實 現(xiàn)數(shù)據(jù)的實時乒乓存儲。圖7 LVDS數(shù)據(jù)流接收及解碼圖3.2 PCIE總線數(shù)據(jù)讀寫FPGA開發(fā)采用半獨立模塊化狀態(tài)機 設計。以接收為例（如圖8），狀態(tài)機之間 通過若干狀態(tài)信號實現(xiàn)數(shù)據(jù)的傳遞，最后 通過PCIE模

16、塊向計算機傳輸數(shù)據(jù)。PCIE總線的數(shù)據(jù)傳輸模式分為從設備 讀寫和DMA讀寫，通過程序設計可分別實 現(xiàn)兩種讀寫模式。在讀寫操作過程中， FPGA必須在每個Local時鐘LCLK到來時 判斷 PEX8311 的 ADS#、LWR#、LHOLD、圖8模塊化狀態(tài)機設計圖6 Hyperlynx 仿真軟件信號測試圖；l iJULIiHti.曲尢 I圖9計算機DMA數(shù)據(jù)讀取4結束語PCIE總線由于其高速性、簡易性等特 點，在未來的計算機總線應用中，必將替 代傳統(tǒng)的PCI總線，因此，掌握PCIE總線的 應用開發(fā)是十分必要的。應用本實驗開發(fā) 卡，學生可 以輕松地應用Verilog HDL 開發(fā) FPGA，熟悉和使用PCIE總線的各種操作， 提升大學生的專業(yè)技能和科學素養(yǎng)。同時，本開發(fā)板還可以高效、穩(wěn)定地實現(xiàn)高速數(shù)據(jù) 的實時傳輸和存儲，必將在 今后的工程項目中得到廣泛的應用。參 考文獻(References)1王強，林小莉，曾繁泰.PCI總線數(shù)據(jù)傳輸瓶頸分析及其解決方案J.高性能計算機技 術，2003,(4):3437.2PCISIG. PCI-X Specificatio n.Version 1.0S.1999.3孟會,劉雪峰.PCI