1、存儲器實驗報告存儲器實驗報告hunan university計組實驗實驗報告學生姓名學生學號專業班級指導老師日期存儲器實驗報告一.實驗目的：利用quartus 軟件，利用vhdl 代碼和lpm定制設計一個存儲器電路，實現存儲器的存儲和讀寫功能。二.實驗原理：利用總線作為信息傳輸的公共通道，通過總線使得系統內部的數據開關、地址計數器pc、地址寄存器ar以及ram模塊之間的信息可以進行傳輸、共享和讀寫存儲等功能。三.實驗內容：根據實驗原理圖，構造一個靜態存儲器，容量為2568位的存儲器，實現數據讀寫和存儲功能，其中ram模塊可以使用vhdl語言編寫，也可以使用lpm定制，設計完成后需要記錄實驗數據

2、并完成仿真。三.實驗電路圖和仿真圖：1.實驗原理圖：時序仿真設置：基本參數設置說明：endtime ：2us gridsize ： 100ns。信號設置說明：clk_cdu為輸入的時鐘信號,設置周期為100ns,占空比為50%；sw|pc_bus由sw_bus和pc_bus兩個信號組成，分別為總線和地址計數器pc的數據控制輸入的信號，低電平有效，二進制，所以初始值為：11。 m|w|r由m、w、r三個信號組成，輸入信號，分別為選擇信號，數據寫入信號，數據 讀取信號，二進制，高電平有效，初始值為：100。ldar為地址寄存器ar的數據載入信號，十六進制，高電平有效；所以初始值為低電平；pc_cl

3、r|ld|en分別為地址計數器pc的清零、裝載和計數使能信號，低電平有效，二進制，當輸入為0xx時為清零狀態，輸入為100時為保持狀態，輸入為101時為置數狀態，輸入為111時為計數狀態；inputd為數據的輸入端信號，十六進制，范圍為inputd7inputd0； d為數據輸出的中間信號，雙向信號，十六進制；范圍為d7d0; dresult:d7resultd0result,最終的數據輸出信號，十六進制； pcout：pcout7pcout0 ,地址計數器pc的輸出結果，十六進制； arout：arout7arout0 ,地址寄存器ar的輸出結果，十六進制；2.波形仿真圖：仿真波形說明：1為

4、初始狀態，輸入值為00h，選擇芯片（m=1），同時使pc保持當前值（pc_clr=1）,其它信號設置為無效；2置數法產生地址，總線（sw_bus =0）置數狀態，（pc_clr=1,pc_ld =0,pc_en =1），可以看到此時總線上的數據顯示為1； 3 .pc保持：由置數態（sw_bus=0,pc_clr =1,pc_ld=0,pc_en =1）保持態（pc_clr=1,pc_ld=0,pc_en =0），總線上及pc上的數據保持為01h。4. pc數據打入到ar地址寄存器中01h單元中（sw|pc_bus=10, ldar=1），總線顯示01h；5 和6讀取數據：sw|pc_bus=1

5、1 , m|w|r = 101,讀取ar地址中存放的數據，5周期前半周期時鐘信號為低電平，讀取的是前一個地址（ar=00時）的數據e1h,接著時鐘處于上升沿后讀取當前地址（ar=01 ）的數據d2h，總線上顯示e1h , d2h；7將d線中輸入的數據eeh寫入總線，再寫入地址為01h的單元中保存（m=1,w=1,r=0），覆蓋了原來的e1h。8 . 將01h地址單元中的數據eeh讀取出來（m|w|r = 101），在總線中顯示出來；9計數法產生地址：pc+1(pc_bus=0,pc_clr=1,pc_ld=1,pc_en=1)；將pc中的地址加1變成02h，總線上顯示pc的值； 10.p c數

6、據打入到ar地址寄存器中02h單元中（sw|pc_bus=10, ldar=1），總線顯示02h； 11和12 . 將02h地址單元中的數據讀取出來（m|w|r = 101），在總線中顯示出f3h，總線上出現了短暫的03h,eeh；13.p c清零，pc_clr=0；實驗數據記錄：更改代碼后將ar直接從pc中取數據，可以實現讀取連續地址單元中的數據；連續讀取00h,01h,02h,03h,單元里存放的數據（pc_bus=1,pc_clr=1,pc_ld=1,pc_en=1,m=1,w=0,r=1,ldar=1）,總線上顯示e1h, eeh,f3h ,c5h。結論：實驗設計能存儲數據以及讀和寫的操作功能，修改電路后能夠讀取連續單元的數據并顯示，電路設計正確；六.實驗日志：1.、開始時對lpm定制ram模塊不熟悉，做起來感覺很困難。2.這個實驗就是實驗最后顯示pc上的數據和ar上的