1、一、實驗名稱基于IP核的DDS和FIR濾波器設計二、實驗目的和要求目的要求：1) 掌握IP核的設計方法。2) 掌握和理解DDS的原理和波形產生方法。3) 理解掌握FIR濾波器設計方法。4) 掌握用VHDL硬件語言進行頂層文件設計。5) 掌握用Modelsim 進行仿真操作。三、實驗內容和原理1. DDS的原理DDS稱為直接數字頻率合成器（DDFS），它具有輸出相位連續、相對帶寬較大、頻率分辨率高、可編程、準確度和穩定度都比較高的優點。它不僅能產生正弦、余弦、方波、三角波和鋸齒波等波形，而且可以根據需要產生傳統函數發生器所不能產生的任意波形。DDS的基本原理是利用采樣定理，根據相位間隔對正弦信號

2、進行取樣、量化、編碼，然后儲存在EPROM中構成一個正弦查詢表，通過查表法產生波形。它是由參考時鐘、相位累加器、正弦查詢表和D/A轉換器組成，如圖3-1所示。圖3-1 直接數字頻率合成器原理框圖相位累加器由N位加法器與N位累加寄存器級聯構成，其原理框圖如圖3-2所示。針對時鐘脈沖Fc，N位加法器將頻率控制數據K與累加寄存器輸出的累加相位數據相加，把相加后的結果送至累加器的輸入端。累加器一方面將在上一時鐘周期作用后所產生的新的相位數據反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續與頻率控制數據K相加；另一方面把相加后的結果形成正弦查詢表的地址,取出表中與該相位對應的單元中的幅度量化正弦函

3、數值，作為取樣地址值送入幅度/相位轉換電路。這樣就可把存儲在波形存儲器內的波形抽樣值(二進制編碼)經查找表查出，完成相位到幅值轉換。波形存儲器的輸出送到D/A轉換器，D/A轉換器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。圖3-2 相位累加器原理框圖相位累加器在每一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數據就是合成信號的相位。當相位累加器加滿量時就會產生一次溢出，溢出頻率就是DDS輸出的信號頻率。相位累加器的最大計數長度與正弦查詢表中所存儲的相位分隔點數相同，在取樣頻率(由參考時鐘頻率決定)不變的情況下，由于相位累加器的相位增量不同，將導致一周期內的取樣點數不

4、同，輸出信號的頻率也相應變化。如果設定累加器的初始相位，則可以對輸出信號進行相位控制。由采樣原理可知，如果使用兩個相同的頻率合成器，并使其參考時鐘相同，同時設定相同的頻率控制字、不同的初始相位，那么在原理上就可以實現輸出兩路具有一定相位差的同頻信號。也可以以正弦波為例說明DDS的基本原理，設正弦信號表達式為 （1-1）其中振幅為,頻率為，初始相位。實際應用中與初始信號無關，若A=1，則相同的單位T內不同頻率與相對應的相位增量不同，有 （1-2）相位在時域內隨時間均勻變化，因為DDS中相位累加是周期性的，因此相位與正弦信號線性特性一致的。設K為頻率控制字，為時鐘頻率，N為相位累加器的長度，則合成

5、的信號頻率為： （1-3）改變頻率控制字K輸出頻率隨著變化，頻率分辨率為 （1-4）2. FIR濾波器FIR（Finite Impulse Response）濾波器，即有限長單位沖激響應濾波器，它可以保證任意幅頻特性的同時具有嚴格的線性相頻特性，同時其單位抽樣響應式有限長的，因而濾波器是穩定的系統。FIR濾波器具有以下特點：（1） 系統的單位沖激響應在有限各n值處不為零。（2） 系統函數在處只有零點，即有限z平面只有零點，而全部極點都在處（因果系統）。（3） 結構上是非遞歸結構，沒有輸出到輸入的反饋。FIR濾波器的基本結構有直接型、級聯型、頻率抽樣型、快速卷積結構和線性相位結構，以下簡要介紹其

6、中幾個基本結構。直接型為最普遍的結構，根據差分方程可得出結構如下圖所示：圖3-3 FIR濾波器的直接型結構級聯型結構是將分解成實系數二階因子的乘積形式，如下圖所示：圖3-4 FIR濾波器級聯型結構線性相位型FIR濾波器單位響應為實數，且滿足偶對稱或奇對稱，對稱中心在處，具有嚴格的線性相位，結構如下圖所示：圖3-5 FIR濾波器線性相位型結構（N=5）3. DDS和FIR濾波器IP核原理IP核是一段具有特定電路功能的硬件描述語言程序，該程序與集成電路工藝無關，可移植到不同的半導體工藝中生產集成電路芯片。由于具有復雜功能和商業價值的IP核一般具有知識產權，而它的本意也是知識產權核。IP核有兩種，與

7、工藝無關的VHDL程序稱為軟核，具有特定電路功能的集成電路版圖稱為硬核，硬核一般不允許修改。軟IP設計周期短，設計投入少，為后續設計預留很大的發揮空間，增大了IP的靈活性和適應性。Xilinx ISE中集成大量的IP庫可供用戶使用，在開發中無需了解硬件語言是如何實現的，提供了很大的方便性。如下圖所示為DDS的IP核符號文件。圖3-6 DDS 符號文件其中CLK為DDS系統時鐘輸入信號，WE為寫使能信號，DATA為輸入數據，RDY表示有效數據輸出，SINE和COSINE為輸出波形，PHASE_OUT為相位輸出值。當WE有效時，在時鐘作用下，通過改變輸入數據DATA使輸出正余弦頻率發生改變。FIR

8、濾波器的IP核符號文件如下圖所示：FIR濾波器與DDS分別采用不同的時鐘，FIR濾波器的系統時鐘為36.864MHz，輸入選擇信號ND表示有新的數據到來。FIR濾波器的濾波系數由MATLAB產生，在IP核參數修改時把coe文件加載到IP核中。圖3-7 FIR濾波器IP核符號文件四、實驗環境（軟、硬件環境，主要儀器設備）軟件環境：ISE Design Suite 11.0，Modelsim SE 6.5，MATLAB R2012a硬件環境：PC機操作系統：Windows XP五、操作方法與實驗步驟1、DDS IP 核設計打開ISE Design Suite 11.0,新建工程命名為dds_fir

9、。在Preferred Language 中擇為VHDL，在新建的工程中右鍵New Source 選擇IP（CORE Generator & Architecture Wizard）并命名為dds，在彈出的DDS Compiler中修改系統時鐘參數如下圖所示：圖5-1 DDS IP核的時鐘設置本次試驗中DDS的系統時鐘為2.304MHz，衰減范圍為84dB，頻率分辨率為10Hz，而后設置IP核的相位累加為可編程的。如下圖所示：圖5-2 DDS IP核的相位累加設置在Options Pins中添加RDY信號管腳，如下圖所示：圖5-3 DDS IP核的可選信號添加設置完成后點擊Generate生成

10、DDS的IP核，在工程中可以看到DDS IP核已添加到工程之中，并且該路徑下生成有dds.xco文件。2、FIR濾波器系數文件設計MATLAB提供了功能齊全的濾波器設計，與信號處理交互式圖形用戶界面（Interactive Graphicla User Interface），主要包括FDATool和SPTool兩種交互工具。其中FDATool主要用于數字濾波器的設計和分析，而SPTool不僅可以設計，分析濾波器，而且可以對信號進行時域和頻域進行分析。本次設計的硬件實現就是采用FDATool工具設計的濾波器。打開MATLAB R2012a軟件，在MATLAB命令窗口中，執行“fdatool”命令

11、，就會啟動FDATool濾波器設計與分析工具，其圖形界面如圖5-4所示。 圖5-4 FDATool界面Response type選擇低通，選中FIR類型，再選擇等波紋。然后選擇通帶截止頻率500kHz，阻帶截止頻率600kHz，通帶最小衰減選擇1db，阻帶最小衰減選擇80db，點擊DESIGN FILTER按鍵，即可設計FIR濾波器了。濾波器的頻率響應曲線如圖5-4中所示，濾波器的系數如下圖所示。圖5-5 超級文本工具查看生成的coe文件3、FIR濾波器IP核設計在新建的工程中右鍵New Source 選擇IP（CORE Generator & Architecture Wizard）并命名f

12、ir，在彈出的FIR Compiler中修改系統時鐘參數如下圖所示：圖5-6 FIR IP核時鐘設置圖5-7 FIR IP核的控制管腳設置設置完成后點擊Generate生成DDS的IP核，在工程中可以看到DDS IP核已添加到工程之中，并且該路徑下生成有dds.xco文件。4、系統設計系統總體原理框圖如下，從圖中可以看出，把DDS和FIR濾波器例化后就可以通過端口映射把模塊相連，形成一個通過輸入改變輸入數據改變產生200kHz和900kHz的輸出頻率、然后進行濾波，只有200kHz的正弦波形輸出。圖5-8系統設計原理在新建的工程中右鍵New Source 選擇VHDL Module，新建dds

13、_fir.vhd文件。鼠標點擊dds和fir的IP核，顯示高亮。雙擊View HDL Instantiation Template，查看模板例化硬件語言。把dds和fir的元件聲明分別復制并粘貼在結構體中（begin之前），把管腳映射也復制粘貼在結構體中（begin之后）。在實體中加入輸入輸出端口。由于dds和fir濾波器有RDY和ND、SINE和din相連，所以要定義兩個信號變量：wire1和wire2，wire2為14位總線型變量，其中的端口映射關系參考實驗代碼。由于輸出數據僅需要14位，所以需加入以下代碼：process begin data_out clk2304, we = we,

14、data = data, rdy = wire1,- cosine = cosine, sine = wire2 - phase_out = phase_out );inst2 : fir port map (clk = clk36864,nd = wire1,rfd = rfd,rdy = rdy,din = wire2,dout = wire3);processbegindata_out 0); -Outputs signal data_out : std_logic_vector(13 downto 0); signal rfd : std_logic; signal rdy : std

15、_logic; - Clock period definitions constant clk2304_period : time := 434 ns; constant clk36864_period : time := 27 ns; BEGIN- Instantiate the Unit Under Test (UUT) uut: dds_fir PORT MAP ( clk2304 = clk2304, clk36864 = clk36864, we = we, data = data, data_out = data_out, rfd = rfd, rdy = rdy ); - Clo

16、ck process definitions clk2304_process :process beginclk2304 = 0;wait for clk2304_period/2;clk2304 = 1;wait for clk2304_period/2; end process; clk36864_process :process beginclk36864 = 0;wait for clk36864_period/2;clk36864 = 1;wait for clk36864_period/2; end process; - Stimulus process stim_proc: pr

17、ocess begin - hold reset state for 100 ns. wait for 100 ns; wait for clk2304_period*10;we=1;data=000101100011100011;wait for clk2304_period*500;data=011001000000000000;wait for clk2304_period*500; we=0; - insert stimulus here wait; end process;END;3、實驗仿真結果圖（1）Modelsim 仿真結果如下圖所示為Modelsim仿真實驗結果，數據在沒有轉

18、換格式前的截圖。圖6-1 Modelsim仿真數據結果（2）Modelsim仿真輸出模擬波形如下圖所示為Modelsim仿真結果為輸出數據格式轉換成模擬后的截圖。FIR濾波器輸出為31位數據，頂層文件設計后的系統的輸出是截取FIR輸出數據的高14位，從波形來看輸出波形和信號線wire3上波形并沒有明顯的區別。所以，輸出取高14位數據是可行的。圖6-2 Modelsim仿真結果七、實驗結果與分析從Modelsim仿真波形可以看出，當DDS輸入數據000101100011100011（十六進制58E3）時，DDS輸出端輸出200kHz的正弦波，同時在信號線wire2也出現200kHz正弦波數據，當DDS輸入數據011001000000000000（十六進制19000）時，DDS輸出900kHz的波形數據，由于采樣點原因，正弦波波形不平滑，同時信號線wire2也出現900kHz的正弦波數據，而經過FIR濾波器后900kHz的波形被濾除，輸出波形數據為0。FIR濾