1、cpld及電子cad 同組同學姓名: 1、 實驗一 組合邏輯設計，實驗裝置的使用方法實驗目的 ：1. 通過一個簡單的3-8譯碼器的設計,掌握用max+plus ii設計組合邏輯電路的設計方法；2. 初步了解cpld設計的全過程，初步掌握altera軟件的使用；3. 掌握組合邏輯電路的靜態測試方法。主要內容：進入windows操作系統，先建一個文件夾用來存放項目文件，打開max+plus ii設計軟件，新建一個圖形文件并指定項目名稱，然后在文件中用基本邏輯元件編輯一個3-8譯碼器，編輯完后存盤并進行編譯，編譯無誤后進行波形仿真來驗證功能，當仿真結果正確后就可以寫入芯片中進行測試。測試時將a，b，

2、c三個輸入分別分配到裝置上的鍵1，鍵2，鍵3，八個輸出d0、d1、d2、d3、d4、d5、d6、d7依次分配到八個數碼管。實驗數據圖表 ：邏輯電路圖：仿真波形圖：小結：通過這次課程的學習和試驗操作，我們對eda實驗裝置有了一定的了解并且掌握了cpld 和fpga的主要區別，熟悉了max+plus ii的使用方法， 對組合邏輯電路的設計方法有了一定的了解。2、 實驗二：用觸發器設計異步四位二進制加法計數器實驗目的：1.了解時序電路的經典設計方法（d觸發器和jk觸發器和一般邏輯門組成的時序邏輯電路）；2.了解同步計數器和異步計數器的使用方法；3.了解用同步計數器通過清零阻塞法和預顯數法得到循環任意

3、計數器的設計方法；4.進一步掌握組合邏輯電路人設計方法；主要內容 ： 用d觸發器設計異步四位加法計數器。 實驗數據圖表：仿真波形圖：邏輯電路圖：小結與體會計數器分成同步計數器和異步計數器兩種。對于同步計數器，輸入時鐘脈沖時觸發器的翻轉是同時進行的，而異步計數器中的觸發器的翻轉則不是同時。3、 實驗三：進制，進制計數器實驗目的：通過對進制計數器的編程，初步了解cpld設計的全過程；通過對進制計數器的編程，加深對cpld設計過程的了解，了解通用同步計數器的使用方法及工作原理，掌握vhdl語言的基本語法結構，并比較原理圖輸入和文本輸入的優劣，并能夠在此基礎上做一些發揮設計任意進制的計數器，為下面實驗

4、特別是數字鐘的綜合設計做好基礎。主要內容：.在 max+plus ii的環境下編寫進制的vhdl程序，對此進行編譯找出錯誤并修改，由此加深對vhdl的理解，然后做仿真波形輸出，看波形是否正確。.在進制的vhdl程序上做一些修改，使之成為進制的計數器。實驗程序：在6進制程序的基礎上修改得到的進制程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq60 isport(clk,clr,en: in std_logic; carry : out std_logic; ge,shi :

5、out std_logic_vector(3 downto 0);end;architecture one of jsq60 issignal g,s: std_logic_vector(3 downto 0);beginprocess(clk,clr,en,g,s)begin if clr=1 theng=0000;s=0000;elsif clkevent and clk=1 then if en=0 thenif g=1001 and s=0101 theng=0000;s=0000;carry=1;elsif g=1001 theng=0000;s=s+1;elseg=g+1;carr

6、y=0;end if;end if;end if;end process;ge=g;shi=5 thenspeaker=clk2;elsif fs=0 and fg=0 and ms=0 and mg=0 thenspeaker=clk3;elsespeaker=0; end if;end process;end;分頻電路程序：1）30000分頻器程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jsq30000_15_16 isport(fin: in std_logic; f

7、out: out std_logic);end;architecture one of jsq30000_15_16 issignal m: std_logic_vector(14 downto 0);beginprocess(fin)begin if finevent and fin=1 then if m=111010100101111 then m=000000000000000; fout=1;elsem=m+1;fout=0;end if;end if;end process;end;2）100分頻器進程：if clr=1 theng=0000;s=0000;elsif clkeve

8、nt and clk=1 then if en=0 thenif g=1001 and s=1001 theng=0000;s=0000;carry=1;elsif g=1001 theng=0000;s=s+1;elseg=g+1;carry=0;end if;end if;3）24分頻器進程：if clr=1 theng=0000;s=0000;elsif clkevent and clk=1 then if en=0 thenif g=0011 and s=0010 theng=0000;s=0000;carry=1;elsif g=1001 theng=0000;s=s+1;elseg

9、=g+1;carry=0;end if;end if;4）3分頻器進程：if clr=1 thenm=00;elsif clkevent and clk=1 then if en=0 thenif m=10 thenm=00;carry=1;elsem=m+1;carry=0; end if; end if;二選一電路程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dxy_15_16 isport( s :in std_logic; x : out std_logic_vect

10、or(23 downto 0); a :in std_logic_vector(23 downto 0); b :in std_logic_vector(15 downto 0);end;architecture one of dxy_15_16 isbegin with s select x=a when 0, b when others;end;模塊功能：報時電路實現對整點提前五秒報時；分頻電路實現對裝置上的固定時鐘信號分頻得到我們需要的頻率；二選一電路可以選擇輸出時間和定時時間，實現了數碼管的復用；此外還做了比較器用于定點報時。小結與體會：vhdl采用基于庫（library）的設計方法，

11、可以建立各種可再次利用的模塊。這些模塊可以預先設計或使用以前設計中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設計中進行復用，可以使設計成果在設計人員之間進行交流和共享，減少硬件電路設計。5、 實驗五：數字鐘的綜合設計設計要求（數字中的功能） ：1.具有時、分、秒顯示功能，以24小時循環計時；2.具有清零，調節小時、分鐘功能；3.具有整點報時功能，整點報時的同時led燈花樣顯示。4.整點報時：提前五秒低音響，正點高音，間斷振鈴頻率為一秒。5.具有定時鬧鐘功能(由用戶設定時間)。實驗目的1. 掌握多位計數器相連的設計方法；2. 掌握十進制，六進制，二十四進制計數器的設計方法；3. 繼續鞏固多

12、位共用級掃描顯示數碼管的驅動及編碼；4. 掌握揚聲器的驅動；5. led燈的花樣顯示；6. 掌握cpld技術的層次化設計方法。7. 能將數字鐘的各個單元電路組合成整機電路。8.會裝配和調試數字鐘電路。9. 會用中規模集成電路制作出組合邏輯電路和時序邏輯電路。實驗器材：1 eda實驗箱 2 max+plus軟件 實驗原理：在同一芯片（ep1k30tc144-1）上集成如下電路模塊：1.時鐘計時： 微秒100進制bcd碼計數器 秒60進制bcd碼計數器 分60進制bcd碼計數器 時24進制bcd碼計數器除微秒外各個計數器有清零，調節功能。在接近整數時間時能提供報時信號。具有驅動8個數碼管的片選驅動

13、信號輸出。揚聲器在整點（及提前5秒）時和達到鬧鐘時驅動信號產生。8個led燈由led驅動器使之按照一定規律閃爍。2.用一個分頻數為30000的分頻器將3mhz的時鐘分為100hz，再用100分頻器即可得到1 hz時鐘信號。3.實現8位數碼管分時復用的功能模塊s3_15_16，可以選擇顯示時鐘時間、定時時間和微秒。 數字鐘邏輯電路圖：電路圖說明：如上圖所示，時鐘電路由clock9提供3mhz的時鐘信號給clk1,經過30000分頻后得到100hz的時鐘信號，在經過100分頻即得到1hz（周期1s）的時鐘信號，將其送入60進制計數器就實現了秒計數，60秒后產生一個進位脈沖送到60進制計數器的時鐘輸

14、入端就實現了分計數，同理，60分鐘后產生一個進位脈沖送到24進制計數器的時鐘輸入端就實現了小時計數。將秒計數器的個位、十位和分計數器的個位、十位接到報時器的輸入端，當計數到59分55秒時報時器送出高電平驅動蜂鳴器，從而實現整點報時。定時電路由一個60進制計數器實現分計數和一個24進制計數器實現小時計數，計數脈沖由按鍵輸入；將時鐘電路分計數器的個位、十位和小時計數器的個位、十位&定時電路分計數器的個位、十位和小時計數器的個位、十位送入比較器比較，若都相等則比較器送出高電平驅動蜂鳴器實現定時提醒功能。s3_15_16為數碼管顯示選擇模塊，當輸入信號select由按鍵輸入“0”時選擇顯示時鐘輸出；s

15、elect由按鍵輸入“1”時選擇定時電路輸出；select由按鍵輸入“2”時選擇顯示微秒輸出；三種狀態可調節按鍵循環顯示。led模塊由clock2提供時鐘信號驅動8個發光二極管讓其按照程序閃爍。電路與芯片ep1k30tc144-1連接的引腳分配表：按鍵名輸入信號對應芯片引腳數碼管名輸出時鐘信號顯示的內容對應芯片的引腳1select83a19.16秒的個位67,65，42,4124a23.20秒的十位72,70,69,683tiaofen105a3.0分的個位80,79,78,734tiaoshi126a7.4分的十位86,83,82,815dingfen137a11.8小時的個位90,89,8

16、8,876dingshi178a15.12小時的十位96,95,92,917en18數碼管名輸出定時信號顯示的內容對應芯片的引腳8clr195b3.0分的個位80,79,78,73clk11246b7.4分的十位86,83,82,81cllk2567b11.8小時的個位90,89,88,87clk3548b15.12小時的十位96,95,92,91clk4126數碼管名輸出微秒信號顯示的內容對應芯片的引腳speaker995a3.0微秒的個位80,79,78,736a7.4微秒的十位86,83,82,81小結：通過對數字鐘的設計，基本掌握了設計大型項目的設計方法，即先設計項目要用到的各個底層模塊，然后將底層模塊搭建成能實現項目功能的電路。6.實驗六 protel99se原理圖、印制電路板圖（pcb）設計原理圖：網絡節點表：pcb圖網絡節點比較表：小結：通過使用protel99設計簡單的555時基電路pcb圖，大概了解了實際pcb板的eda實現方法。7. 學習本課程的體會通過本課程