實驗六、序列信號發生器與序列信號檢測器的設計一、實驗目的1、掌握序列發生器和檢測器的工作原理；2、初步學會用狀態機進行數字系統設計。二、實驗要求1、基本要求1) 設計一個“10001110”序列發生器；2) 設計一個“10001110”序列的檢測器。2、擴展要求1）設計一個序列發生器，將8 位待發生序列數據由外部控制輸入進行預置，從而可隨時改變輸出序列數據。2）將8 位待檢測預置數由按鍵作為外部輸入，從而可隨時改變檢測密碼。寫出該檢測器的VHDL 代碼，并進行編譯下載測試。3）如果待檢測預置數以右移方式進入序列檢測器，寫出該檢測器的VHDL 代碼(兩進程符號化有限狀態機)。三、實驗原理1、 序列發生器原理在數字信號的傳輸和數字系統的測試中，有時需要用到一組特定的串行數字信號，產生序列信號的電路稱為序列信號發生器。本實驗要求產生一串序列“10001110”。該電路可由計數器與數據選擇器構成，其結構圖如圖61所示，其中的鎖存輸出的功能是為了消除序列產生時可能出現的毛刺現象：Clock計數器序列產生（數據選擇器）鎖存輸出 圖61 序列發生器結構圖2、序列檢測器的基本工作過程：序列檢測器用于檢測一組或多組由二進制碼組成的脈沖序列信號，在數字通信中有著廣泛的應用。當序列檢測器連續收到一組串行二進制碼后，如果這組碼與檢測器中預先設置的碼相同，則輸出1，否則輸出0。由于這種檢測的關鍵在于正確碼的收到必須是連續的，這就要求檢測器必須記住前一次的正確碼及正確序列，直到在連續的檢測中所收到的每一位碼都與預置的對應碼相同。在檢測過程中，任何一位不相等都將回到初始狀態重新開始檢測。狀態圖如圖62所示：圖62 序列檢測器狀態圖3、利用狀態機設計序列檢測器的基本思想在狀態連續變化的數字系統設計中，采用狀態機的設計思想有利于提高設計效率，增加程序的可讀性，減少錯誤的發生幾率。同時，狀態機的設計方法也是數字系統中一種最常用的設計方法。一般來說，標準狀態機可以分為摩爾（Moore）機和米立（Mealy）機兩種。在摩爾機中，其輸出僅僅是當前狀態值的函數，并且僅在時鐘上升沿到來時才發生變化。米立機的輸出則是當前狀態值、當前輸出值和當前輸入值的函數。本實驗要從一串二進制碼中檢測出一個已預置的8位二進制碼10001110，每增加一位二進制碼相當于增加一個狀態，再加上一個初始態，用9個狀態可以實現。其狀態機如圖63所示。圖63 8位二進制碼10001110的檢測狀態機注意：此圖作為參考，檢測不同的二進制碼其過程不同！四、實驗步驟1、建立一個工程項目，路徑如：D:20050837sixth，項目名和頂層實體名為serial；2、設計一個“10001110”的序列發生器，并進行編譯仿真與下載測試；3、根據圖6-3狀態轉換圖設計一個“10001110”的序列檢測器。并進行編譯仿真與下載測試；五、參考程序1、“10001110”序列發生器LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；USE IEEE.STD_LOGIC_ARITH.ALL；USE IEEE.STD_LOGIC_UNSIGNED.ALL；ENTITY SENQGEN IS PORT(CLK，CLR，CLOCK：IN STD_LOGIC； YOUT：OUT STD_LOGIC)；END SENQGEN；ARCHITECTURE ART OF SENQGEN IS SIGNAL COUNT：STD_LOGIC_VECTOR(2 DOWNTO 0)； SIGNAL Y：STD_LOGIC :=0； BEGINPROCESS(CLK,CLR) BEGIN IF(CLR=1)THEN COUNT=000； ELSIF(CLK=1AND CLKEVENT)THEN COUNTYYYYYYYYY=-； END CASE；END PROCESS；PROCESS(CLOCK，Y)BEGIN -消除毛刺的鎖存器 IF(CLOCKEVENT AND CLOCK=1)THEN YOUT=Y； END IF； END PROCESS；END ART；2、“10001110”序列信號檢測器的VHDL描述LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY DETECT IS PORT( DIN，RST, CLK：IN STD_LOGIC； Q：OUT STD_LOGICVECTOR(3 DOWNTO 0)；END DETECT；ARCHITECTURE ART OF DETECT ISTYPE STATETYPE IS(ST0，ST1，ST2，ST3，ST4，ST5，ST6，ST7，ST8)；SIGNAL P_STATE: STATETYPEBEGINPROCESS(CLK)BEGINIF RST = 1 THEN P_STATE IF DIN=1 THEN P_STATE=ST1； ELSE P_STATE IF DIN=0 THEN P_STATE=ST2； ELSE P_STATE IF DIN=0THEN P_STATE：=ST3； ELSE P_STATE IF DIN=0THEN P_STATE=ST4； ELSE P_STATE IF DIN=1THEN P_STATE=ST5； ELSE P_STATE IF DIN=1THEN P_STATE=ST6； ELSE P_STATE IF DIN=1THEN P_STATE=ST7； ELSE P_STATE IF DIN=0THEN P_STATE=ST8； ELSE P_STATE IF DIN=1THEN P_STATE=ST1； ELSE P_STATE=ST0； END IF； END CASE；END PROCESS；END IF;Q=1010 WHEN P_STATE=ST8 ELSE 1011;-序列數檢測正確，輸出“A”-序列數檢測錯誤，輸出“B”END ART；序列檢測器的另一種描述LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC; -串行輸入數據位/工作時鐘/復位信號 AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -檢測結果輸出END SCHK;ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 ; SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0); -8 位待檢測預置數(密碼=E5H)BEGIN D = 10001110 ; -8 位待檢測預置數 PROCESS( CLK, CLR ) BEGIN IF CLR = 1 THEN Q IF DIN = D(7) THEN Q = 1 ; ELSE Q IF DIN = D(6) THEN Q = 2 ; ELSE Q IF DIN = D(5) THEN Q = 3 ; ELSE Q IF DIN = D(4) THEN Q = 4 ; ELSE Q IF DIN = D(3) THEN Q = 5 ; ELSE Q IF DIN = D(2) THEN Q = 6 ; ELSE Q IF DIN = D(1) THEN Q = 7 ; ELSE Q IF DIN = D(0) THEN Q = 8 ; ELSE Q Q = 0 ; END CASE ; END IF ; END PROCESS ; PROCESS( Q ) -檢測結果判斷輸出 BEGIN IF Q = 8 THEN AB = 1010 ; -序列數檢測正確，輸出“A” ELSE AB = 1011 ; -序列數檢測錯誤，輸出“B” END IF ; END PROCESS ;END behav ;單進程狀態機LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MOORE1 IS PORT (DATAIN : IN STD_LOGIC_VECTOR(1 DOWNTO 0); CLK,RST: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;ARCHITECTURE behav OF MOORE1 IS TYPE ST_TYPE IS ( ST0, ST1, ST2, ST3, ST4);SIGNAL C_ST : ST_TYPE;BEGINPROCESS (CLK,RST)BEGINIF RST = 1 THEN C_ST = ST0 ; Q IF DATAIN =10 THEN C_ST = ST1; ELSE C_ST =ST0 ; END IF; Q IF DATAIN =11 THEN C_ST = ST2; ELSE C_ST =ST1 ; END IF; Q IF DATAIN =01 THEN C_ST = ST3; ELSE C_ST =ST0 ; END IF; Q IF DATAIN =00 THEN C_ST = ST4; ELS