漢王筆試下面是一些基本的數字電路知識問題，請簡要回答之。 a) 什么是Setup 和Holdup時間？ b) 什么是競爭與冒險現象？怎樣判斷？如何消除？ c) 請畫出用D觸發器實現2倍分頻的邏輯電路？ d) 什么是線與邏輯，要實現它，在硬件特性上有什么具體要求？ e) 什么是同步邏輯和異步邏輯？ f) 請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數據接口、控制接口、所存器/緩沖器）。 g) 你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？2、 可編程邏輯器件在現代電子設計中越來越重要，請問： a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。 3、 設想你將設計完成一個電子電路方案。請簡述用EDA軟件（如PROTEL）進行設計（包括原理圖和PCB圖）到調試出樣機的整個過程。在各環節應注意哪些問題？飛利浦大唐筆試歸來1，用邏輯們和cmos電路實現ab+cd 2. 用一個二選一mux和一個inv實現異或 3. 給了reg的setup,hold時間，求中間組合邏輯的delay范圍。 Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿（如上升沿 有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定 不變的時間。時hold time不夠，數據同樣不能被打入觸發器。4. 如何解決亞穩態 5. 用verilog/vhdl寫一個fifo控制器 6. 用verilog/vddl檢測stream中的特定字符串信威dsp軟件面試題)DSP和通用處理器在結構上有什么不同，請簡要畫出你熟悉 的一種DSP結構圖2)說說定點DSP和浮點DSP的定義（或者說出他們的區別）3）說說你對循環尋址和位反序尋址的理解4）請寫出【8，7】的二進制補碼，和二進制偏置碼。 用Q15表示出0.5和0.5揚智電子筆試第一題：用mos管搭出一個二輸入與非門。 第二題：集成電路前段設計流程，寫出相關的工具。 第三題：名詞IRQ,BIOS,USB,VHDL,SDR 第四題：unix 命令cp -r, rm,uname 第五題：用波形表示D觸發器的功能 第六題：寫異步D觸發器的verilog module 第七題：What is PC Chipset? 第八題：用傳輸門和倒向器搭一個邊沿觸發器 第九題：畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。華為面題(硬件)全都是幾本模電數電信號單片機題目 1.用與非門等設計全加法器 2.給出兩個門電路讓你分析異同 3.名詞:sram,ssram,sdram 4.信號與系統:在時域與頻域關系 5.信號與系統:和4題差不多 6.晶體振蕩器,好像是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期. .) 7.串行通信與同步通信異同,特點,比較 8.RS232c高電平脈沖對應的TTL邏輯是?(負邏輯?) 9.延時問題,判錯 10.史密斯特電路,求回差電壓 11.VCO是什么,什么參數(壓控振蕩器?)12. 用D觸發器做個二分顰的電路.又問什么是狀態圖13. 什么耐奎斯特定律,怎么由模擬信號轉為數字信號14. 用D觸發器做個4進制的計數15.那種排序方法最快?一、 研發（軟件） 用C語言寫一個遞歸算法求N！； 給一個C的函數，關于字符串和數組，找出錯誤； 防火墻是怎么實現的？ 你對哪方面編程熟悉？新太硬件面題接著就是專業題目啦 （1）d觸發器和d鎖存器的區別 （2）有源濾波器和無源濾波器的原理及區別 （3）sram，falsh memory，及dram的區別？ （4）iir，fir濾波器的異同 （5）冒泡排序的原理 （6）操作系統的功能 （7）學過的計算機語言及開發的系統 （8）拉氏變換和傅立葉變換的表達式及聯系。(續) 11.23模擬電路中國電子開發網2Y2w4d u O _ b/C8k1、基爾霍夫定理的內容是什么？中國電子開發網 m d#U*f T 3* 基爾霍夫定律包括電流定律和電壓定律中國電子開發網,Y,h7u,(c B X+R電流定律：在集總電路中，任何時刻，對任一節點，所有流出節點的支路電流的代數和恒等于零。中國電子開發網 f m e+g)c%F h g電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數和恒等于零。S3*g2U h 8B f8K02、描述反饋電路的概念，列舉他們的應用。中國電子開發網p!X0U2t 2P k反饋，就是在電子系統中，把輸出回路中的電量輸入到輸入回路中去。C T D p , #h0反饋的類型有：電壓串聯負反饋、電流串聯負反饋、電壓并聯負反饋、電流并聯負反饋。中國電子開發網 G1LW A8L i l M4w負反饋的優點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調節作用。H8 C!y1Bf0電壓負反饋的特點：電路的輸出電壓趨向于維持恒定。中國電子開發網 U k w U V x$ E電流負反饋的特點：電路的輸出電流趨向于維持恒定。)p q/k&x y o Z003、有源濾波器和無源濾波器的區別中國電子開發網 V,e B6k/s-z q3|無源濾波器：這種電路主要有無源元件R、L和C組成:o h U V M0有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優點。中國電子開發網 Z Q4S E x3T8 F集成運放的開環電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。中國電子開發網.F Y/o+N Mb U a; P E數字電路.P S(a d T G01、同步電路和異步電路的區別是什么？中國電子開發網#c B p3T3D n%R同步電路：存儲電路中所有觸發器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發器的狀態的變化都與所加的時鐘脈沖信號同步。中國電子開發網4v!f c&F O-$g+ S*O異步電路：電路沒有統一的時鐘，有些觸發器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發器的狀態變化與時鐘脈沖同步，而其他的觸發器的狀態變化不與時鐘脈沖同步。8K F!0h o02、什么是線與邏輯，要實現它，在硬件特性上有什么具體要求？中國電子開發網)Z,B |q u4g H 7w將兩個門電路的輸出端并聯以實現與邏輯的功能成為線與。中國電子開發網 t o V4m X M+K在硬件上，要用OC門來實現，同時在輸出端口加一個上拉電阻。中國電子開發網 P T(| z4I p |* N由于不用OC門可能使灌電流過大，而燒壞邏輯門。中國電子開發網 q7V1T1m*v x7z0 H3、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA2003.11.06上海筆試試題）中國電子開發網+ M um-q V,Setup/hold time是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿 （如上升沿有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。g M b 0f | i r o C/A0保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定不變的時間。如果hold time不夠，數據同樣不能被打入觸發器。&O a2k4Y(j J*c7k0建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數據信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如果數據信號在時鐘沿觸發 前后持續的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。E1Z k +6l b;k X04、什么是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）中國電子開發網 J.o(S I!t7z在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。中國電子開發網1A7j8o iU /u產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。8r f9v H g T I0解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。+i8 Q Y V L(K g h i05、名詞：SRAM、SSRAM、SDRAM,G7N d5A4x q e*w6N0SRAM：靜態RAM中國電子開發網 U U w)a/L+H DRAM：動態RAM6X,N q I)k Z M7_ U c7o-q0SSRAM：Synchronous Static Random Access Memory同步靜態隨機訪問存儲器。它的一種類型的SRAM。SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數據輸入和其它控制信號均于時鐘 信號相關。這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數據輸入和輸出都由地址的變化控制。中國電子開發網 M;WG p w3k v+aSDRAM：Synchronous DRAM同步動態隨機存儲器中國電子開發網9 i m3 e Q5s;_6、FPGA和ASIC的概念，他們的區別。（未知） t K: h M0答案：FPGA是可編程ASIC。;u6y l j j0ASIC:專用集成電路，它是面向專門用途的電 路，專門為一個用戶設計和制造的。根據一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與 門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點。/| x-w t(O y b&N07、什么叫做OTP片、掩膜片，兩者的區別何在？n f:4N3_0OTP means one time program，一次性編程c B D 6M L60MTP means multi time program，多次性編程91Y z#P v j0OTP（One Time Program）是MCU的一種存儲器類型中國電子開發網.|8Q F F l$v O* oMCU按其存儲器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類型。中國電子開發網 R1P5A%a J2n IMASKROM的MCU價格便宜，但程序在出廠時已經固化，適合程序固定不變的應用場合；中國電子開發網+B q M E0oI3N1b;p1pFALSHROM的MCU程序可以反復擦寫，靈活性很強，但價格較高，適合對價格不敏感的應用場合或做開發用途；中國電子開發網3v&U#k-O# x OTP ROM的MCU價格介于前兩者之間，同時又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應用場合，尤其是功能不斷翻新、需要迅速量產的電子產品。M;n7W | L0f+I p D)T08、單片機上電后沒有運轉，首先要檢查什么？;C4k y | w p W#L+f X0首先應該確認電源電壓是否正常。用電壓表測量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。.PN x h4k0接下來就是檢查復位引腳電壓是否正常。分別測量按下復位按鈕和放開復位按鈕的電壓值，看是否正確。- v v;o!r0G!0然后再檢查晶振是否起振了，一般用示波器來 看晶振引腳的波形，注意應該使用示波器探頭的“X10”檔。另一個辦法是測量復位狀態下的IO口電平，按住復位鍵不放，然后測量IO口（沒接外部上拉的 P0口除外）的電壓，看是否是高電平，如果不是高電平，則多半是因為晶振沒有起振。*B9h E | z E#f0另外還要注意的地方是，如果使用片內ROM的 話（大部分情況下如此，現在已經很少有用外部擴ROM的了），一定要將EA引腳拉高，否則會出現程序亂跑的情況。有時用仿真器可以，而燒入片子不行，往往 是因為EA引腳沒拉高的緣故（當然，晶振沒起振也是原因只一）。經過上面幾點的檢查，一般即可排除故障了。如果系統不穩定的話，有時是因為電源濾波不好導 致的。在單片機的電源引腳跟地引腳之間接上一個0.1uF的電容會有所改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。 遇到系統不穩定時，就可以并上電容試試（越靠近芯片越好）。模擬電路1、基爾霍夫定理的內容是什么？（仕蘭微電子）2、平板電容公式(C=S/4kd)。（未知）3、最基本的如三極管曲線特性。（未知）4、描述反饋電路的概念，列舉他們的應用。（仕蘭微電子）5、負反饋種類（電壓并聯反饋，電流串聯反饋，電壓串聯反饋和電流并聯反饋）；負反饋的優點（降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調節作用）（未知）6、放大電路的頻率補償的目的是什么，有哪些方法？（仕蘭微電子）7、頻率響應，如：怎么才算是穩定的，如何改變頻響曲線的幾個方法。（未知）8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。（凹凸）9、基本放大電路種類（電壓放大器，電流放大器，互導放大器和互阻放大器），優缺點，特別是廣泛采用差分結構的原因。（未知）10、給出一差分電路，告訴其輸出電壓Y+和Y-,求共模分量和差模分量。（未知）11、畫差放的兩個輸入管。（凹凸）12、畫出由運放構成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的運放電路。（仕蘭微電子）13、用運算放大器組成一個10倍的放大器。（未知）14、給出一個簡單電路，讓你分析輸出電壓的特性（就是個積分電路），并求輸出端某點的 rise/fall時間。(Infineon筆試試題)15、電阻R和電容C串聯，輸入電壓為R和C之間的電壓，輸出電壓分別為C上電壓和R上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當RCT時，給出輸入電壓波形圖，繪制兩種電路的輸出波形圖。（未知）16、有源濾波器和無源濾波器的原理及區別 （新太硬件）17、有一時域信號S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90),當其通過低通、帶通、高通濾波器后的信號表示方式。（未知）18、選擇電阻時要考慮什么？（東信筆試題）19、在CMOS電路中，要有一個單管作為開關管精確傳遞模擬低電平，這個單管你會用P管還是N管，為什么？（仕蘭微電子）20、給出多個mos管組成的電路求5個點的電壓。(Infineon筆試試題)21、電壓源、電流源是集成電路中經常用到的模塊，請畫出你知道的線路結構，簡單描述其優缺點。（仕蘭微電子）22、畫電流偏置的產生電路，并解釋。（凹凸）23、史密斯特電路,求回差電壓。（華為面試題）24、晶體振蕩器,好像是給出振蕩頻率讓你求周期(應該是單片機的,12分之一周期.) （華為面試題）25、LC正弦波振蕩器有哪幾種三點式振蕩電路，分別畫出其原理圖。（仕蘭微電子）26、VCO是什么,什么參數(壓控振蕩器 ) （華為面試題）27、鎖相環有哪幾部分組成？（仕蘭微電子）28、鎖相環電路組成，振蕩器（比如用D觸發器如何搭）。（未知）29、求鎖相環的輸出頻率，給了一個鎖相環的結構圖。（未知）30、如果公司做高頻電子的，可能還要RF知識，調頻，鑒頻鑒相之類，不一一列舉。（未知）31、一電源和一段傳輸線相連（長度為L,傳輸時間為T），畫出終端處波形，考慮傳輸線無損耗。給出電源電壓波形圖，要求繪制終端波形圖。（未知）32、微波電路的匹配電阻。（未知）33、DAC和ADC的實現各有哪些方法？（仕蘭微電子）34、A/D電路組成、工作原理。（未知）35、實際工作所需要的一些技術知識(面試容易問到)。如電路的低功耗，穩定，高速如何做到，調運放，布版圖注意的地方等等,一般會針對簡歷上你所寫做過 的東西具體問，肯定會問得很細（所以別把什么都寫上，精通之類的詞也別用太多了），這個東西各個人就不一樣了，不好說什么了。（未知）_數字電路1、同步電路和異步電路的區別是什么？（仕蘭微電子）2、什么是同步邏輯和異步邏輯？（漢王筆試）同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。3、什么是線與邏輯，要實現它，在硬件特性上有什么具體要求？（漢王筆試）線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現，由于不用 oc門可能使灌電流過大，而燒壞邏輯門。同時在輸出端口應加一個上拉電阻。4、什么是Setup 和Holdup時間？（漢王筆試）5、setup和holdup時間,區別.（南山之橋）6、解釋setup time和hold time的定義和在時鐘信號延遲時的變化。（未知）7、解釋setup和hold time violation，畫圖說明，并說明解決辦法。（威盛VIA2003.11.06 上海筆試試題）Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。輸入信號應提前時鐘上升沿（如上升沿 有效）T時間到達芯片，這個T就是建立時間-Setup time.如不滿足setup time,這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿，數據才能被打入觸發器。保持時間是指觸發器的時鐘信號上升沿到來以后，數據穩定 不變的時間。如果hold time 不夠，數據同樣不能被打入觸發器建立時間(Setup Time)和保持時間（Hold time）。建立時間是指在時鐘邊沿前，數據信號需要保持不變的時間。保持時間是指時鐘跳變邊沿后數據信號需要保持不變的時間。如果不滿足建立和保持時間 的話，那么DFF將不能正確地采樣到數據，將會出現 metastability的情況。如果數據信號在時鐘沿觸發前后持續的時間均超過建立和保持時間，那么超過量就分別被稱為建立時間裕量和保持時間裕量。8、說說對數字邏輯中的競爭和冒險的理解，并舉例說明競爭和冒險怎樣消除。（仕蘭微電子）9、什么是競爭與冒險現象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門的輸入信號通路中經過了不同的延時，導致到達該門的時間不一致叫競爭。產生毛刺叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。11、如何解決亞穩態。（飛利浦大唐筆試）亞穩態是指觸發器無法在某個規定時間段內達到一個可確認的狀態。當一個觸發器進入亞穩態時，既無法預測該單元的輸出電平，也無法預測何時輸出才能穩定在某個正確的電平上。在這個穩定期間，觸發器輸出一些中間級電平，或者可能處于振蕩狀態，并且這種無用的輸出電平可以沿信號通道上的各個觸發器級聯式傳播下去。12、IC設計中同步復位與 異步復位的區別。（南山之橋）13、MOORE 與 MEELEY狀態機的特征。（南山之橋）14、多時域設計中,如何處理信號跨時域。（南山之橋）15、給了reg的setup,hold時間，求中間組合邏輯的delay范圍。（飛利浦大唐筆試）Delay q,還有 clock的delay,寫出決定最大時鐘的因素，同時給出表達式。（威盛VIA 2003.11.06 上海筆試試題）18、說說靜態、動態時序模擬的優缺點。（威盛VIA 2003.11.06 上海筆試試題）19、一個四級的Mux,其中第二級信號為關鍵信號如何改善timing。（威盛VIA2003.11.06 上海筆試試題）20、給出一個門級的圖，又給了各個門的傳輸延時，問關鍵路徑是什么，還問給出輸入，使得輸出依賴于關鍵路徑。（未知）21、邏輯方面數字電路的卡諾圖化簡，時序（同步異步差異），觸發器有幾種（區別，優點），全加器等等。（未知）22、卡諾圖寫出邏輯表達使。（威盛VIA 2003.11.06 上海筆試試題）23、化簡F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛）24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-well process.Plot its transfer curve (Vout-Vin) And also explain theoperation region of PMOS and NMOS for each segment of the transfer curve （威盛筆試題circuit design-beijing-03.11.09）25、To design a CMOS invertor with balance rise and fall time,please definethe ration of channel width of PMOS and NMOS and explain 26、為什么一個標準的倒相器中P管的寬長比要比N管的寬長比大？（仕蘭微電子）27、用mos管搭出一個二輸入與非門。（揚智電子筆試）28、please draw the transistor level schematic of a cmos 2 input AND gate andexplain which input has faster response for output rising edge.(less delaytime)。（威盛筆試題circuit design-beijing-03.11.09）29、畫出NOT,NAND,NOR的符號，真值表，還有transistor level的電路。（Infineon筆試）30、畫出CMOS的圖，畫出tow-to-one mux gate。（威盛VIA 2003.11.06 上海筆試試題）31、用一個二選一mux和一個inv實現異或。（飛利浦大唐筆試）32、畫出Y=A*B+C的cmos電路圖。（科廣試題）33、用邏輯們和cmos電路實現ab+cd。（飛利浦大唐筆試）34、畫出CMOS電路的晶體管級電路圖，實現Y=A*B+C(D+E)。（仕蘭微電子）35、利用4選1實現F(x,y,z)=xz+yz。（未知）36、給一個表達式f=xxxx+xxxx+xxxxx+xxxx用最少數量的與非門實現（實際上就是化簡）。37、給出一個簡單的由多個NOT,NAND,NOR組成的原理圖，根據輸入波形畫出各點波形。（Infineon筆試）38、為了實現邏輯（A XOR B）OR （C AND D），請選用以下邏輯中的一種，并說明為什么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知）39、用與非門等設計全加法器。（華為）40、給出兩個門電路讓你分析異同。（華為）41、用簡單電路實現，當A為輸入時，輸出B波形為（仕蘭微電子）42、A,B,C,D,E進行投票，多數服從少數，輸出是F（也就是如果A,B,C,D,E中1的個數比0多，那么F輸出為1，否則F為0），用與非門實現，輸入數目沒有限制。（未知）43、用波形表示D觸發器的功能。（揚智電子筆試）44、用傳輸門和倒向器搭一個邊沿觸發器。（揚智電子筆試）45、用邏輯們畫出D觸發器。（威盛VIA 2003.11.06 上海筆試試題）46、畫出DFF的結構圖,用verilog實現之。（威盛）47、畫出一種CMOS的D鎖存器的電路圖和版圖。（未知）48、D觸發器和D鎖存器的區別。（新太硬件面試）49、簡述latch和filp-flop的異同。（未知）50、LATCH和DFF的概念和區別。（未知）51、latch與register的區別,為什么現在多用register.行為級描述中latch如何產生的。（南山之橋）52、用D觸發器做個二分顰的電路.又問什么是狀態圖。（華為）53、請畫出用D觸發器實現2倍分頻的邏輯電路？（漢王筆試）54、怎樣用D觸發器、與或非門組成二分頻電路？（東信筆試）55、How many flip-flop circuits are needed to divide by 16 (Intel) 16分頻？56、用filp-flop和logic-gate設計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. （未知）57、用D觸發器做個4進制的計數。（華為）58、實現N位Johnson Counter,N=5。（南山之橋）59、用你熟悉的設計方式設計一個可預置初值的7進制循環計數器，15進制的呢？（仕蘭微電子）60、數字電路設計當然必問Verilog/VHDL，如設計計數器。（未知）61、BLOCKING NONBLOCKING 賦值的區別。（南山之橋）62、寫異步D觸發器的verilog module。（揚智電子筆試）module dff8(clk , reset, d, q);input clk;input reset;input 7:0 d;output 7:0 q;reg 7:0 q;always (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule63、用D觸發器實現2倍分頻的Verilog描述？ （漢王筆試）module divide2( clk , clk_o, reset);input clk , reset;output clk_o;wire in;reg out ;always ( posedge clk or posedge reset)if ( reset)out = 0;elseout = in;assign in = out;assign clk_o = out;endmodule64、可編程邏輯器件在現代電子設計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些？ b) 試用VHDL或VERILOG、ABLE描述8位D觸發器邏輯。（漢王筆試）PAL，PLD，CPLD，FPGA。module dff8(clk , reset, d, q);input clk;input reset;input d;output q;reg q;always (posedge clk or posedge reset)if(reset)q = 0;elseq = d;endmodule65、請用HDL描述四位的全加法器、5分頻電路。（仕蘭微電子）66、用VERILOG或VHDL寫一段代碼，實現10進制計數器。（未知）67、用VERILOG或VHDL寫一段代碼，實現消除一個glitch。（未知）68、一個狀態機的題目用verilog實現（不過這個狀態機畫的實在比較差，很容易誤解的）。（威盛VIA 2003.11.06 上海筆試試題）69、描述一個交通信號燈的設計。（仕蘭微電子）70、畫狀態機，接受1，2，5分錢的賣報機，每份報紙5分錢。（揚智電子筆試）71、設計一個自動售貨機系統，賣soda水的，只能投進三種硬幣，要正確的找回錢數。（1）畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計的要求。（未知）72、設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：（1）畫出fsm（有限狀態機）；（2）用verilog編程，語法要符合fpga設計的要求；（3）設計工程中可使用的工具及設計大致過程。（未知）73、畫出可以檢測10010串的狀態圖,并verilog實現之。（威盛）74、用FSM實現101101的序列檢測模塊。（南山之橋）a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為0。例如a： 0001100110110100100110b： 0000000000100100000000請畫出state machine；請用RTL描述其state machine。（未知）75、用verilog/vddl檢測stream中的特定字符串（分狀態用狀態機寫）。（飛利浦大唐筆試）76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。（飛利浦大唐筆試）77、現有一用戶需要一種集成電路產品，要求該產品能夠實現如下功能：y=lnx，其中，x為4位二進制整數輸入信號。y為二進制小數輸出，要求保留兩位小數。電源電壓為35v假設公司接到該項目后，交由你來負責該產品的設計，試討論該產品的設計全程。（仕蘭微電子）78、sram，falsh memory，及dram的區別？（新太硬件面試）79、給出單管DRAM的原理圖(西電版數字電子技術基礎作者楊頌華、馮毛官205頁圖914b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。（降低溫度，增大電容存儲容量）（Infineon筆試）80、Please draw schematic of a common SRAM cell with 6 transistors,point outwhich nodes can store data and which node is word line control （威盛筆試題circuit design-beijing-03.11.09）81、名詞:sram,ssram,sdram名詞IRQ,BIOS,USB,VHDL,SDRIRQ: Interrupt ReQuestBIOS: Basic Input Output SystemUSB: Universal Serial BusVHDL: VHIC Hardware Description LanguageSDR: Single Data Rate壓控振蕩器的英文縮寫(VCO)。動態隨機存儲器的英文縮寫(DRAM)。名詞解釋，無聊的外文縮寫罷了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態隨機存儲器)，FIR IIR DFT(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡2010-02-27 19:23IC設計基礎（流程、工藝、版圖、器件）1、我們公司的產品是集成電路，請描述一下你對集成電路的認識，列舉一些與集成電路相關的內容（如講清楚模擬、數字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念）。（仕蘭微面試題目）2、FPGA和ASIC的概念，他們的區別。（未知）答案：FPGA是可編程ASIC。ASIC:專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點3、什么叫做OTP片、掩膜片，兩者的區別何在？（仕蘭微面試題目）4、你知道的集成電路設計的表達方式有哪幾種？（仕蘭微面試題目）5、描述你對集成電路設計流程的認識。（仕蘭微面試題目）6、簡述FPGA等可編程邏輯器件設計流程。（仕蘭微面試題目）7、IC設計前端到后端的流程和eda工具。（未知）8、從RTL synthesis到tape out之間的設計flow,并列出其中各步使用的tool.（未知）9、Asic的design flow。（威盛VIA 2003.11.06 上海筆試試題）10、寫出asic前期設計的流程和相應的工具。（威盛）11、集成電路前段設計流程，寫出相關的工具。（揚智電子筆試）先介紹下IC開發流程：1.）代碼輸入（design input)用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR圖形輸入: composer(cadence); viewlogic (viewdraw)2.）電路仿真（circuit simulation)將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確數字電路仿真工具： Verolog： CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL : CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim模擬電路仿真工具： *ANTI HSpice pspice，spectre micro microwave: eesoft : hp3.）邏輯綜合（synthesis tools)邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路；將初級仿真中所沒有考慮的門沿（gates delay）反標到生成的門級網表中,返回電路仿真階段進行再仿真。最終仿真結果生成的網表稱為物理網表。12、請簡述一下設計后端的整個流程？（仕蘭微面試題目）13、是否接觸過自動布局布線？請說出一兩種工具軟件。自動布局布線需要哪些基本元素？（仕蘭微面試題目）14、描述你對集成電路工藝的認識。（仕蘭微面試題目）15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么？（仕蘭微面試題目）16、請描述一下國內的工藝現狀。（仕蘭微面試題目）17、半導體工藝中，摻雜有哪幾種方式？（仕蘭微面試題目）18、描述CMOS電路中閂鎖效應產生的過程及最后的結果？（仕蘭微面試題目）19、解釋latch-up現象和Antenna effect和其預防措施.（未知）20、什么叫Latchup?（科廣試題）21、什么叫窄溝效應? （科廣試題）22、什么是NMOS、PMOS、CMOS？什么是增強型、耗盡型？什么是PNP、NPN？他們有什么差別？（仕蘭微面試題目）23、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？（仕蘭微面試題目）24、畫出CMOS晶體管的CROSS-OVER圖（應該是縱剖面圖），給出所有可能的傳輸特性和轉移特性。（Infineon筆試試題）25、以interver為例,寫出N阱CMOS的process流程,并畫出剖面圖。（科廣試題）26、Please explain how we describe the resistance in semiconductor. Comparethe resistance of a metal,poly and diffusion in tranditional CMOS process.（威盛筆試題circuit design-beijing-03.11.09）27、說明mos一半工作在什么區。（凹凸的題目和面試）28、畫p-bulk 的nmos截面圖。（凹凸的題目和面試）29、寫schematic note（？）， 越多越好。（凹凸的題目和面試）30、寄生效應在ic設計中怎樣加以克服和利用。（未知）31、太底層的MOS管物理特*覺一般不大會作為筆試面試題，因為全是微電子物理，公式推導太羅索，除非面試出題的是個老學究。IC設計的話需要熟悉的軟件: Cadence, Synopsys, Avant，UNIX當然也要大概會操作。32、unix 命令cp -r, rm,uname。（揚智電子筆試）_單片機、MCU、計算機原理1、簡單描述一個單片機系統的主要組成模塊，并說明各模塊之間的數據流流向和控制流流向。簡述單片機應用系統的設計原則。（仕蘭微面試題目）2、畫出8031與2716（2K*8ROM）的連線圖，要求采用三-八譯碼器，8031的P2.5,P2.4和P2.3參加譯碼，基本地址范圍為 3000H-3FFFH。該2716有沒有重疊地址？根據是什么？若有，則寫出每片2716的重疊地址范圍。（仕蘭微面試題目）3、用8051設計一個帶一個8*16鍵盤加驅動八個數碼管（共陽）的原理圖。（仕蘭微面試題目）4、PCI總線的含義是什么？PCI總線的主要特點是什么？ （仕蘭微面試題目）5、中斷的概念？簡述中斷的過程。（仕蘭微面試題目）6、如單片機中斷幾個/類型，編中斷程序注意什么問題；（未知）7、要用一個開環脈沖調速系統來控制直流電動機的轉速，程序由8051完成。簡單原理如下：由P3.4輸出脈沖的占空比來控制轉速，占空比越大，轉速越快；而占空比由K7-K0八個開關來設置，直接與P1口相連（開關撥到下方時為0，撥到上方時為1，組成一個八位二進制數N），要求占空比為N/256。 （仕蘭微面試題目）下面程序用計數法來實現這一功能，請將空余部分添完整。MOV P1，#0FFHLOOP1 ：MOV R4，#0FFH-MOV R3，#00HLOOP2 ：MOV A，P1-SUBB A，R3JNZ SKP1-SKP1：MOV C，70HMOV P3.4，CACALL DELAY ：此延時子程序略-AJMP LOOP18、單片機上電后沒有運轉，首先要檢查什么？（東信筆試題）9、What is PC Chipset? （揚智電子筆試）芯片組（Chipset）是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對CPU的類型和主頻、內存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯等支持。南橋芯片則提供對KBC（鍵盤控制器）、RTC（實時時鐘控制器）、USB（通用串行總線）、Ultra DMA/33(66)EIDE數據傳輸方式和ACPI（高級能源管理）等的支持。其中北橋芯片起著主導性的作用，也稱為主橋（Host Bridge）。除了最通用的南北橋結構外，目前芯片組正向更高級的加速集線架構發展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達到了266MB/s。 10、如果簡歷上還說做過cpu之類，就會問到諸如cpu如何工作，流水線之類的問題。（未知）11、計算機的基本組成部分及其各自的作用。（東信筆試題）12、請畫出微機接口電路中，典型的輸入設備與微機接口邏輯示意圖（數據接口、控制接口、所存器/緩沖器）。 （漢王筆試）13、cache的主要部分什么的。（威盛VIA 2003.11.06 上海筆試試題）14、同步異步傳輸的差異（未知）15、串行通信與同步通信異同,特點,比較。（華為