第10章組合邏輯電路

本章提要通過第9章的學習，可對簡單的組合邏輯電路進行分析和設計。本章進一步討論組合邏輯電路的共同特點及其分析和設計的各種方法，從物理概念上說明競爭和險象。本章介紹幾種常見的組合邏輯電路模塊：編碼器、譯碼器、多路選擇器、數值比較器和加法器。這些電路模塊有相應的中規模集成電路產品，本章扼要介紹了它們的電路原理及其應用。

本章進一步討論組合邏輯電路的共同特點及其分析和設計的各種方法。10.1組合邏輯電路的定義及特點10.1.1組合邏輯電路的定義數字邏輯電路可分為兩類:一類邏輯電路的輸出只與當時輸入的邏輯值有關，而與輸入信號作用前電路的狀態無關，這類邏輯電路稱做組合邏輯電路（CombinationalLogicCircuit）。另一類邏輯電路的輸出不僅和當時的輸入邏輯值有關，而且與電路以前曾輸入過的邏輯值有關，這類邏輯電路叫做時序邏輯電路（SequentialLogicCircuit）。組合邏輯電路在功能上的特點是：信號傳輸的單向性，輸出狀態只與當時輸入狀態有關，輸出不會反過去再影響輸入狀態。10.1.2組合邏輯電路的特點

組合邏輯電路在結構上的特點是：電路中沒有反饋構成的環路，不包含存儲信號的記憶元件，通常由各種門電路組合而成。

分析和設計組合邏輯電路的數學工具是邏輯代數（含真值表和卡諾圖）。

10.2組合邏輯電路的分析

分析組合邏輯電路的目的是：由給出的邏輯電路圖找到其對應的邏輯表達式，列出它的真值表，說明該電路的功能。

分析組合邏輯電路按如下步驟進行：

（1）給電路中每個門以及各自的輸出標注符號。

（2）依次求出每個門的輸出邏輯表達式。

（3）迭代各邏輯門的輸出表達式，并進行化簡，直到求出電路最后輸出的邏輯表達式，使其僅是電路輸入變量的函數。

（4）設定輸入狀態，求出對應的輸出狀態，列出反映輸出和輸入關系的邏輯真值表。

（5）根據真值表，歸納說明電路的邏輯功能。

圖10-1異或門邏輯圖[解]（1）在邏輯圖上標出每個門的輸出符號：C和D。（2）求出每個門輸出的邏輯表達式：（3）迭代各邏輯表達式，并化簡：（4）利用F的邏輯表達式，求出各種輸入組合情況下的F值，填寫真值表（表10-1），進而可知圖10-1電路的功能是完成異或運算。ABCDF00100010011000111010表10-1異或門真值表[解]（1）在邏輯圖上標出每個門的輸出符號：C和D。（2）求出每個門輸出的邏輯表達式：（3）迭代各邏輯表達式，并化簡：（4）利用F的邏輯表達式，求出各種輸入組合情況下的F值，填寫真值表（表10-1），進而可知圖10-1電路的功能是完成異或運算。表10-1異或門真值表[例10-1]分析圖10-1邏輯電路。[例10-1]分析圖10-1邏輯電路。圖10-1異或門邏輯圖[解]（1）在邏輯圖上標出每個門的輸出符號：C和D。

（2）求出每個門輸出的邏輯表達式：

（3）迭代各邏輯表達式，并化簡：

（4）利用F的邏輯表達式，求出各種輸入組合情況下的F值，填寫真值表（表10-1），進而可知圖10-1電路的功能是完成異或運算。

10.3組合邏輯電路的設計

設計電路的過程恰好與分析電路的過程相反。設計組合邏輯電路的步驟如圖10-2所示，其首要一步根據文字描述的設計要求列出真值表，設計的成敗將主要取決于所建的真值表是否正確，而以后的設計步驟可以手工，也可以由計算機輔助設計工具完成。

[例10-2]設計一個多數表決電路。該電路有三個輸入A、B和C。當輸入A、B和C之中有兩個或三個為1時，輸出F為1；其余情況，輸出為0。

[解]（1）根據電路要求列出真值表（表10-2）。

真值表的每一行對應一個最小項，可寫出邏輯函數的最小項表達式：

（2）由真值表畫出卡諾圖如圖10-3所示。（3）由卡諾圖求出簡化的邏輯表達式：

F=AB+BC+AC（4）根據簡化的邏輯表達式畫出邏輯電路圖10-4所示。10.4組合邏輯電路中的競爭險象

在10.2節和10.3節討論組合邏輯電路時，沒有考慮門電路的延時，而實際的門電路對信號的傳輸有延時現象。在組合電路中，當邏輯門有兩個互補輸入信號，如A和，同時向相反狀態變化時，由于器件的傳輸延時，可能會造成電路的輸出端邏輯電平紊亂，產生過渡干擾脈沖的現象。如圖10-5（a）所示電路中，給出一個“或門”電路D2。當輸入信號A由1變為0時，則門D2的兩個輸入端，一個由1變為0，另一個B由0變為1，輸出應該為F=1?？墒怯捎趯嶋H的門電路有傳輸延時，當輸入信號A由1變為0時，而輸入信號B的變化落后于輸入信號A的變化，仍保持為0，輸出F=0，出現了不應該有的負向過渡的干擾脈沖，見圖10-5（b），這種現象就是競爭。但是競爭不一定產生負向過渡的干擾脈沖，如當輸入信號A由0變為1時。我們把邏輯門有兩個互補輸入信號同時向相反狀態變化的現象稱為競爭；存在競爭現象的電路可能產生過渡干擾脈沖的現象，但不一定產生，故稱為競爭險象。顯然，這種險象是應該避免的。10.5常見的組合邏輯電路

本節介紹幾種常見的組合邏輯電路，利用這些實例進一步討論組合邏輯電路的分析和設計問題，并請特別注意每種電路功能及描述它的真值表（或功能表）的建立過程。

10.5.1編碼器和優先編碼器

編碼器（Enconder）的功能是將其輸入信號轉換成對應的二進制代碼信號。用輸出的代碼信號表示相應的輸入信號，可便于對其進行存儲、傳送和運算等處理，例如，在數字通信設備中，首先要對語音信號進行編碼，此后才可進行數字式通訊。

1.互斥輸入的編碼器

本節討論的編碼器對幾路二值輸入信號中的每一路進行編碼，即對應每一路輸入信號給出一個惟一的二進制數。這種類型的編碼器可用于對鍵盤輸入信號的編碼，其各個輸入是互相排斥的，即在同一時刻只能有一個輸入端的電位為有效電位。圖10-6（a）和表10-3分別為4線-2線編碼器的邏輯圖和功能表。在該編碼器中，輸入信號的有效電位定為邏輯1電位；輸出按二進制編碼。由于各輸入是互斥的，所以表10-3中只有四種情況，其他輸入組合是絕不應出現的，不應出現的輸入組合所對應的輸出可視為隨意值，這樣可以使設計出的編碼器電路較為簡單。（a）方塊圖；（b）邏輯圖OEX稱為編碼群輸出，它是一個標志位：當輸入均為無效的邏輯0電位時，OEX為0，表示輸出是無效的（見表10-3中的第1行）；當輸入之中有一個為有效的邏輯1電位時，OEX為1，標志著此時輸出的值是有效的（見表10-3中的第2、3、4和第5行）。

I2I3

I0I1000111100001φ0011φ

φ

φ11φ

φ

φ

φ100φ

φ

φ

（b）根據表10-3可畫出圖10-7卡諾圖，圖中φ為隨意值，對應著不會出現的輸入組組合，從而得到：（10-1）由（10-1）（a）Y1=I2+I3

；（b）Y0=I1+I3；（c）QEX=I0+I1I2+I3由和OEX的邏輯表達式，可畫出4線-2線編碼器的邏輯圖[圖10-6]。

也可不考慮任意項，直接由真值表得出以上表達式。

2.優先編碼器

優先編碼（PriorityEncoder）的各個輸入之間不是互相排斥的，但各個輸出端的優先權是不同的。當幾個輸入端同時出現有效信號時，輸出端給出優先權較高的那個輸入信號所對應的代碼。圖10-8（a）和表10-4分別為一個4輸入優先編碼器的方塊圖和功能表。在信號輸入端中，下角標號碼越大的優先權越高。

表10-4中，輸入信號的有效電平為邏輯1電平；輸出和按二進制編碼；輸出OEX為標志位。當沒有輸入信號有效時，輸出OEX為0，表示此時的輸出值是無效的；OEX為1時，輸出才有效，OEX稱為編碼群輸出。由表10-4可知從而，畫出邏輯圖，見圖10-8(b)。10.5.2譯碼器譯碼是編碼逆過程。譯碼器（Decoder）的功能是將給定的輸入代碼進行翻譯，變換成輸出端的一組高、低電平信號。可預先認定高電平為有效電平（當然，也可認定低電平為有效電平，兩者必居其一），對每一種可能的輸入組合，僅有一個輸出端的電平為有效電平。這樣，就建立了輸入代碼和輸出端的一一對應關系。有時，人們將一種輸入代碼變換成另外一種形式的代碼輸出，也可稱為譯碼，例如，數字顯示譯碼器。1.二進制譯碼器二進制譯碼器的輸入是一組n位二進制代碼，輸出有2n狀態，每一狀態為一組高、低電平，僅有一個輸出端的信號為有效電平。為了保證輸入代碼和譯碼輸出端的一一對應關系，輸出端必須有2n個。所以兩位二進制譯碼器有四根輸出線，稱為2線-4線譯碼器。常用的集成電路有2線-4線譯碼器74LS139(即T4139)、3線-8線譯碼器74LS138(即T4138)和4線-16線譯碼器74LS154（即T4154）等。圖10-9（a）是2線輸入、4線輸出的2線-4線二進制譯碼器的方塊圖，表10-5是其功能表。由功能表看出，該譯碼器的輸出規定邏輯1電平為有效電平，并可看出，該譯碼器的每一個輸出對應一個最小項，故不難寫出邏輯表達式：

從而畫出邏輯圖[圖10-9(b)]。

仿照2線-4線譯碼器可以構造3線-8線譯碼器。其真值表為表10-6。讀者依據真值表可以自行寫出各輸出的邏輯表達式，作出其邏輯電路圖。74LS138有三個輸入端：A2、A1、A0，輸入三位二進制代碼信號，用來選擇不同的譯碼通道號。八個輸出端：～，低電平有效。還有三個使能端（也稱選通端）S1、和，用來控制電路能否工作：當S1=011時，輸出門被禁止，輸出全為高電平；當S1=100時，譯碼器才能正常工作。由真值表10-6可知，輸出端電平為０對應的輸入代碼才是有效的，其余的輸出端電平應全為１。選通端的合理使用，可以實現片選（芯片選擇）功能，也可以擴展譯碼器輸入端的位數。請看下例。[例10-3]試用兩片3線-8線譯碼器74LS138連接成4線-16線譯碼電路。

[解]4線-16線譯碼電路有四個輸入端，十六個輸出端。故需兩片3線-8線譯碼器接替工作。假設四位二進制代碼為D3、D2、D1、D0，當此代碼為0000～0111時，即低三位有效時，第一片74LS138工作；當此代碼為1000～1111時，即涉及到第四位為最高位時，第二片74LS138接替工作。為了實現3線-8線譯碼器向4線-16線譯碼器的轉換，就要考慮兩片之間的銜接方法。低三位D2、D1、D0分別連接兩片譯碼器的A2、A1、A0；關鍵在于，最高位D3如果是0，那就是3線-8線譯碼器，須考慮如何讓低位片工作，高位片截止。最高位D3如果是1，要轉換成4線-16線譯碼器，須考慮如何讓低位片截止，高位片工作。根據3線-8線譯碼器功能表10-6可知，如果讓D3同低位片的和高位片的S1相連,讓高位片的接地，同時低位片的S1與電源相連，就可解決這一問題。當D3=0時，低位片的S1=100，低位片工作；高位片的S1=100，高位片截止。當D3=1時，低位片的S1=011，低位片截止；高位片的S1=100，高位片工作。譯碼輸出為～。具體連線見圖10-10所示。2.數字顯示譯碼器

用七只發光二極管（LED）或液晶（LCD）顯示器構成的數字顯示器，采用七段字形顯示（見圖10-11）。配合各種七段顯示器專用的七段譯碼器。表10-7給出一種七段譯碼器的功能表，它接收8.4.2.1二－十進制碼，輸出邏輯1為有效電位，即輸出為1時，對應的字段點亮；輸出為0時，對應的字段熄滅。顯示的字形如圖10-12所示。由表10-7，可給出各個字段的最簡邏輯表達式。以a字段為例，對應的卡諾圖如圖10-13所示。再將此式求反可得Ya的最簡與或非邏輯表達式：

（10-3）10.5.3多路選擇器

多路選擇器（Multiplexer）又叫數據選擇器（DataSelector）。多路選擇器的功能類似一個多擲開關，見圖10-14(b)，它在地址碼（或稱選擇控制碼）電位的控制下，從幾個數據輸入源中選擇一個，并將其送到一個公共的輸出端，其功能表如表10-8所示。在數據傳輸過程中，有時需要利用多路選擇器將幾路信號在不同時刻經過同一路信號通道進行傳送。由表10-8不難寫出輸出的表達式：

(10-4)從而看出，多路選擇器可以用譯碼器附加一些門電路構成見圖10-15(a)。將圖10-15（a）中的2線-4線譯碼器用圖10-9（b）電路替換，再進行簡化可得到圖10-15（b）所示的只用門電路構成的4選1多路選擇器。10.5.4數值比較器

1.一位二進制數的比較

兩個一位二進制數和之間的大小關系有六種：（A＞B）、（A≥B）、（A=B）、（A≤B）、（A＜B）、（A≠B），如表10-9所示。由該表不難得出這些邏輯關系的表達式：（A＞B）=（A＜B）=（A≠B）=（10-5）（A=B）=A·B（A≥B）=（A≤B）=2.兩位二進制數的比較兩位二進制數A為A1A0；B為B1B0。有了圖10-16所示的一位二進制數比較器，不難在其基礎上構成兩位二進制數A和B的比較器。（1）只有A1和B1相等，且A0和B0相等時，A和B兩個數才相等，即（A1=B1）為1，且（=）為1情況下，（A＝B）才為1，故可得（A＝B）的邏輯關系為：（A1＝B1）·（A0=B0）（2）當下述兩種情況之一出現時，A數大于B數，這兩種情況是：（A1＞B1），或者（=）且（＞），于是可得：（A>B）的邏輯關系為：（A1>B1）+（A1=B1）·（A0>B0）（3）當下述兩種情況之一出現時，A數小于B數，這兩種情況是：（＜），或者（=）且（＜），于是可得：（A<B）的邏輯關系為：（A1<B1）+（A1=B1）·（A0<B0）圖10-16示出了兩個一位二進制的數的比較電路（ComparatorCircuit），圖中：

（A＞B）的邏輯關系為：（A＜B）的邏輯關系為：（A=B）的邏輯關系為：A⊙B

綜上所述,可畫出由兩個一位比較器構成兩位二進制數值比較器的邏輯圖，如圖10-17所示，圖中的一位比較器可采用圖10-16所示的電路。如將圖10-17電路中的一位比較器用圖10-16電路代替，可畫出更簡單的兩位二進制數值比較器。B1一位比較器一位比較器&≥1&1&1(A1>B1)(A1=B1)(A1<B1)(A0=B0)(A0<B0)圖10-17兩位二進制數比較器10.5.5加法器實現加法運算的數字電路稱為加法器。加法器是計算機的運算器的基本構件。因為減法運算可以用反碼或補碼作加法完成，乘法、除法可以用連續加法、減法和移位來完成。為了說明簡便，先討論兩個一位二進制數相加時的加法器，分為半加器和全加器。兩個一位二進制數相加時，若不考慮低位來的進位，則稱為“半加”。實現半加運算的電路叫“半加器（HalfAdder）”。“半加”的加法規律如下：

0+0=0，0+1=1，1+0=1，1+1=10（本位和為零，并產生進位1）由此可以列出半加器的真值表，如表10-10所示，表中An為被加數、Bn為加數，Sn為An和Bn相加的本位和，C為向高一位的進位。由該表可看出：

（10-6）圖10-18(a)和圖10-18(b)給出了半加器的邏輯符號和邏輯圖。在二進制加法運算中只采用半加器是不夠的，還應考慮低一位來的進位。加法運算中，必須有進位才能完成正確的運算?？紤]低位進位的二進制一位加法器叫全加器（FullAdder）。全加器的邏輯電路和常見的邏輯符號如圖10-19所示全加器的真值表如表10-11所示，表中為低一位來的進位，和分別為本位的被加數和加數，為本位的和，簡稱本位和，為向高一位的進位。根據表10-11可寫出和的標準與或表達式：

（10-7）從二進制加法運算規律和真值表不難判斷上式是正確的。Sn式說明當各乘積項中的An、Bn和Cn-1含1（原變量）的數目為奇數時，Sn取值為1；否則，取0。Cn式說明當An、Bn和Cn-1含1的數目多于2時，Cn取值為1；否則，取0。10.6中規模集合組合邏輯電路（MSI）的應用上面講過的編碼器和譯碼器、數值比較器、加法器、數據選擇器和數據分配器等常用功能部件均已制作成MSI，以方便人們的選用。隨著MSI的迅速發展發展和普及應用，實際工作中使用MSI的產品實現更復雜的組合邏輯電路的做法愈來愈普遍。它不僅可以簡化電路、減少連線、提高電路的可靠性，而且使電路的設計工作十分簡便。當然，這要求對常用的MSI產品性能十分熟悉，才能合理、恰當的選用。本節介紹幾種典型MSI的應用。10.6.1用一位全加器MSI構成多位加法器

T694、T4138都是由上述一位全加器電路構成的雙進位全加器MSI。它具有兩組獨立的全加器電路，各有“本位和”及“進位”輸出。若把一個全加器進位輸出連至另一個全加器進位輸入，則可構成兩位串行進位的全加器。

實現多位二進制數相加運算的電路稱為多位加法器。

1.串行進位加法器

圖10-20是由四個全加器組成的四位串行進位的加法器。低位全加器的進位輸出端依次連至相鄰高位全加器的進位輸入端，最低位全加器的進位輸入端C-1接地。由圖10-21可知，兩個四位二進制數A=A3A2A1A0和B=B3B2B1B0相加后，輸出結果為

Y=C3S3S2S1S0

其中C3是最高位的進位數。串行進位加法器電路簡單，但工作速度較慢。因為高位的運算必須等低位的進位數確定之后才能求出正確結果。所以，從信號輸入到最高位的和數輸出，需要四級全加器的傳輸時間?？梢?，這種電路只適用于運算速度不高的設備中。四位全加器T692就屬于這種串行加法器。2.超前進位加法器

為了提高運算速度，在一些加法器中采用了超前進位的方法。它們在作加運算的同時，利用快速進位電路把各進位數也求出來，從而加快了運算速度。具有這種功能的電路稱為超前進位加法器。

下面簡要介紹快速進位電路的工作原理。

由全加器進位數的標準與或表達式（10-7），作出其卡諾圖，然后根據其卡諾圖將此的標準與或表達式化簡，可以得到

（10-8）

依此式分別寫出四位加法器的進位輸出的函數式，他們分別為

可見，只要A3、A2、A1、A0和B3、B2、B1、B0以及C-1給定之后，按上述四式構成超前進位電路，即可同時求出各位的進位數，所以提高了運算速度。四位超前進位加法器就是由四個全加器和超前進位邏輯電路組成，其邏輯示意圖和常用的CMOS、TTL電路型號和外部引線排列圖，如圖10-21所示。下面舉例說明四位加法器的簡單運用。[例10-4]

試用四位超前進位加法器C662構成八位二進制數加法電路。[解]

一片C662只能進行四位二進制數加法運算，需要兩片C662級連起來實現八位二進制數加法運算。電路連線如圖10-22所示。圖中兩個八位二進制數為a7～a0和b7～b0，求和運算的輸出為C7Y7～Y0。目前，可以完成加法、減法和其他算術邏輯運算等多種功能的算術邏輯運算單元（ALU）已作成集成電路，如74LS381/382等，計算機中的中央處理器（CPU）中，也集成了算術邏輯運算單元（ALU）。10.6.2用數據選擇器組成函數發生器

1.實現邏輯函數的基本原理

我們知道，任何邏輯函數都可以寫成最小項表達式。而數據選擇器的輸出函數也是輸入數據和地址的變量表達式。例如，圖10-13所示的四選一電路的輸出函數式為

（10-9）

可見，只要將式（10-9）中的D0~D3作為各乘積項中的第三個變量，那么可以組成任意三變量的組合邏輯函數。也就是說，該數據選擇器的輸出可以得到任意三變量的邏輯函數。

例如要實現的邏輯函數為

（10-10）

為了使式（10-10）和式（10-9）相對應，可以將函數變換成以下形式：

（10-11）

比較式（10-11）和（10-12）可知，只要滿足下列諸條件：

A1=A,A0=B,D0=C,D1=1,D2=0,D3=（10-12）

則Y=Z。D0D1D2四選―電路D3SA0A1B

AZY“1”“1”BC

因此，在四選一電路的輸入端依式（10-12）一一對應接入所示信號，則輸出端即可實現函數電路連線圖如圖10-23所示。按此方法，用八選一數據選擇器可以組成四變量的邏輯函數。所以，根據函數所含變量的個數，選用合適的數據選擇器，通過適當的連線，即可構成產生該函數的電路。

2.電路的設計步驟

用數據選擇器設計組合電路的步驟如下：

（1）列出所求邏輯函數的真值表，寫出其最小項表達式或畫出卡諾圖。

（2）根據上述函數包含的變量數，選定數據選擇器。一般含有變量的邏輯函數，需選用有（）個地址輸入端的數據選擇器。寫出其輸出表達式。

（3）對照比較所求邏輯函數式和數據選擇器的輸出表達式，確定選擇器輸入變量的表達式或取值。

（4）按照求出的表達式或取值，連接電路，畫出電路圖。

下面舉例說明上述設計步驟。

[例10-5]

試用數據選擇器設計一個四位奇偶校驗器，要求四位二進制數中含有奇數個1時，輸出為1；否則為0。

[解]（1）列出四位奇偶校驗器的邏輯真值表，見表10-12。求出邏輯函數的表達式為

（10-13）（2）因為所求函數含四個變量，選用八選一電路，用雙四選一CC14539實現，并考慮到將的23=8種排列方式作為地址碼，實現從8個量，中選一的目的。其輸出表達式為（10-14）（3）比較式（10-13）和式（10-14）可以求出數據選擇器輸入端的表達式，即（10-15）CC14539由兩個四選一電路構成，需利用選通端擴展其輸入端。故C接A0，B接A1，端由引出，并經反相器后接端。因式（10-13）中的前四個最小項中第一因子均為，后四項最小項中第一因子均為A。也可以用卡諾圖求出上述輸入端的變量表達式。圖10-24是函數Z的卡諾圖，ABC對應地址輸入，為了便于對照，將它們放在卡諾圖縱坐標左側，只把、D作橫坐標。然后，根據函數包含的最小項，確定數據輸入端的取值寫在卡諾圖的右側。例如時，對應地址碼是，此時函數Z的最小項對應＝0，，故數據輸入DO＝D；當時，對應地址碼是，此時函數Z的最小項對應＝1，D＝0故數據輸入D1＝。以此類推，求取各D值。這里對應器件的，對應。（4）按上述所求結果，畫電路連線圖，如圖10-25所示。其中地址輸入端是由兩片四選一的選通端構成。10.6.3用最小項譯碼器實現邏輯函數所謂最小項譯碼器是指輸入代碼中包含變量全部取值組合的譯碼器。例如3線-8線、4線-16線譯碼器都屬于最小項譯碼器。1.實現邏輯函數基本原理因為最小項譯碼器的輸出端可以得到輸入變量的任意最小項，因此根據邏輯函數包含的最小項，將對應輸出端通過門電路組合起來，就可以實現該邏輯函數。例如3線-8線譯碼器74LS138，其輸出端分別可以得到輸入變量的8個最小項的反函數，見表10-6。各輸出函數的表達式為：10.6.3用最小項譯碼器實現邏輯函數

所謂最小項譯碼器是指輸入代碼中包含變量全部取值組合的譯碼器。例如3線-8線、4線-16線譯碼器都屬于最小項譯碼器。

1.實現邏輯函數基本原理

因為最小項譯碼器的輸出端可以得到輸入變量的任意最小項，因此根據邏輯函數包含的最小項，將對應輸出端通過門電路組合起來，就可以實現該邏輯函數。

例如3線-8線譯碼器74LS138，其輸出端分別可以得到輸入變量的8個最小項的反函數，見表10-6。各輸出函數的表達式為：如果待實現的函數的最小項表達式為（10-17）可見，只要令，，，函數中的三個最小項從、和得到，即（10-18）由式（10-17）畫出74LS138的連線圖（見圖10-26），即是實現邏輯函數的電路。2.電路的設計步驟最小項譯碼器實現邏輯函數的設計步驟是：（1）列出給定函數的真值表或最小項表達式，根據它包含的最小項選擇合適的譯碼器。（2）確定譯碼器的輸入變量；并用譯碼器的輸出表示所實現的邏輯函數。（3）按照求出的輸入和輸出的函數的表達式，畫出該譯碼器的連線圖。下面舉例說明上述設計步驟。[例10-6]試用最小項譯碼器產生一組多輸出函數：[解]（1）因為多輸出函數都含有三個變量，并能直接寫成最小項表達式，它們是所以選用3線-8線譯碼器74LS138。（2）因為74LS138輸入端為、、，其輸出函數式見式（10-16），同式（10-20）相對照，可以確定譯碼器輸入和輸出函數的表達式：（3）根據譯碼器輸入和輸出函數表達式畫出電路連線圖，注意選通端應滿足，，如圖10-27所示。10.6.4用MSI設計組合電路的一般方法

1.設計電路的一般方法

設計組合電路最常用的MSI器件是數據選擇器、譯碼器、全加器等。從前面介紹的設計步驟和例題，我們可以歸納出使用MSI設計電路的一般方法。

（1）根據給出的實際問題，進行邏輯抽象，確定輸入變量和輸出變量。

（2）列出函數真值表（卡諾圖）或寫出邏輯函數最小項表達式。

（3）根據邏輯函數包含的變量數和邏輯功能，選擇合適的MSI器件。一般單輸出函

數選用數據選擇器，多輸出函數選用譯碼器。

（4）寫出所選MSI器件的輸出函數式。它若比所求函數更加豐富（輸入變量多或乘積項多），則可對多余的變量和乘積項作適當處理；若它只是所求函數的一部分，則需利用擴展端或增加門電路獲得所求函數。

（5）按照求出的結果畫出電路連線圖。2.使用MSI器件設計電路舉例[例10-7]

試用譯碼器構成一個全加器電路。[解]

（1）由全加器真值表（見表10-11）可知，全加器本位和Si和進位數Ci的表達式為2）選用3線-8線譯碼器74LS138（見圖10-28）構成全加器電路。令，，。，。

且選通端，。

（3）由74LS138的譯碼輸出表達式（見式10-5）可知，可以用譯碼輸出表示Si和Ci的邏輯函數，即

（10-24）（10-25）

（4）根據式（10-25）和（10-24），以及譯碼器輸入變量取值情況，畫出用74LS138構成的全加器連線圖，如圖10-28所示。[例10-8]試用數據選擇器設計一個四人多數表決電路，即要求四人中有三個或四人同意，提案通過，否則提案被否決。[解]（1）假設四人分別用變量、、、表示，提案用表示；且用1表示“同意”和提案“通過”，用0表示“不同意”和提案被“否決”。則可列出邏輯函數真值表，見表10-13。（2）由表10-13可知，Y是四變量函數，故選用八選一數據選擇器T4151。它有八條數據輸入線，三個地址輸入控制端，一個選通端。其輸出函數表達式為（10-26）根據表10-13，可以寫出函數Y的表達式為比較式（10-26）和式（10-27）可知，當時，數據選擇器的各個數據輸入端應取值如下：如果用卡諾圖方法求對應取值，可先作函數Y的卡諾圖，見圖10-29。由式（10-27）可知，當時，Y=0，函數不包含任何對應最小項，故，D均不存在，記為0，0，取當時，函數包含D為原變量對應的最小項，不存在，D存在，記為0，1，故；當時，函數包含對應兩個最小項，，D均存在，記為1，1，因＋D＝1故。以此類推，將取值寫在卡諾圖右側。（3）根據上述取值情況，畫出連線圖如圖10-30所示。T4151選通端接地，反碼輸出未用。[例10-9]試用四位二進制加法器實現二－十進制碼的加法運算。

[解]（1）題意分析

二－十進制（8421BCD）碼是用四位二進制數表示一位十進制數，相鄰四位（碼）之間又是逢十進一。因此，兩個二－十進制碼相加的和數大于9（即1001）時，應向高位進一。但是，四位二進制數大于15（即111）時才有進位。所以利用四位二進制加法器作二－十進制碼的加法時，為保證和數大于9時有進位，需在和數加6。因此需加修正電路。

（2）設計修正電路

為了求得修正電路，我們比較一下兩個BCD碼和數與二進制和數的區別。表10-14右邊顯示兩個BCD碼和數的取值，其中，為十位（進位）的取值。因其和數最大為18，故有十九種取值。表左邊是對應二進制和數的值。最左邊還注明了相應的十進制數。

不難發現，當BCD碼和數有進位時，。由表10-14可以求出用表示的表達式。為求最簡式，畫出的五變量卡諾圖10-31，表中未出現的最小項作約束項處理，用×表示。利用卡諾圖化簡函數，可求得的最簡式為（10-29）可見，只要將四位二進制加法器輸出和數，通過門電路實現函數關系，即可得到BCD碼和數的進位。0001111010110100A1’A0’A3’A2’0001111010110100A1’A0’A3’A2’11×

×

×

××

××××

×

×××11