數字技術基礎第七章時序電路板塊時序電路

內容簡介第七章時序電路

邏輯電路工作原理邏輯符號脈沖波形真值表時序電路概述寄存器同步計數器異步計數器章節第一節時序電路概述第二節寄存器第三節同步計數器第四節異步計數器第七章時序電路

第七章時序電路

第一節時序電路概述在數字系統中，如果一個數字邏輯電路在某一時刻的輸出不僅取決于同一時刻該電路的輸入，而且還與它過去的狀態（以前的輸入、輸出信號）有關，那么這個電路就被稱為時序邏輯電路，簡稱為時序電路。最典型的時序電路就是計數器和寄存器。它們的應用非常廣泛。

概述時序邏輯電路的特點任意時刻的輸出不僅取決于該時刻的輸入，而且還和電路過去的狀態有關。而前面學過的組合邏輯電路的特點是其任意時刻的輸出狀態僅取決于該時刻的輸入狀態。組合邏輯電路基本單元是門電路，沒有記憶功能；時序邏輯電路基本單元是觸發器，有記憶功能。第一節時序電路概述第一節時序電路概述時序電路的結構邏輯功能描述時序電路結構框圖如圖7-1所示。包括組合邏輯電路和具有記憶功能的存儲電路。

A1…An是外輸入信號；

F1…Fm是外輸出信號；

W1…Wk是存儲電路的控制輸入；

Y1…YJ是內部狀態變量，即存儲電路的輸出狀態，也就是一般所說的時序邏輯電路的狀態。圖7-1時序電路結構框圖第一節時序電路概述按照結構圖，我們可以列出三組方程來描述時序電路：

設tn+1，tn分別為相鄰的兩個離散的時間瞬間，則有矢量F(tn)是A(tn)、Y(tn)的函數，稱為輸出方程。矢量W(tn)是A(tn)、Y(tn)的函數，稱為驅動方程。矢量Y(tn+1)是W(tn)、Y(tn)的函數，稱為狀態方程。由此可見，時序電路的輸出值不僅和電路現時的輸入值有關，而且同電路過去各時刻的輸入信號有關，即與時間因素有關。第一節時序電路概述分析時序電路的目的是確定已知電路的邏輯功能和工作特點。具體步驟如下：①根據給定的時序電路，寫出相關驅動方程和輸出方程。并經化簡后得到最簡函數式。②確定各個觸發器的狀態方程。把驅動方程代入觸發器的特性方程，就得到狀態方程。③求出對應狀態值。列狀態轉換真值表、畫狀態圖和時序圖。④歸納上述分析結果，確定時序電路的邏輯功能。

時序電路分析方法第一節時序電路概述例7-1分析如圖7-2所示的時序電路的邏輯功能。

時序電路的分析舉例圖7-2時序電路第一節時序電路概述解：首先寫相關方程式。①時鐘方程：②驅動方程：③輸出方程：其次求各個觸發器的狀態方程。J-K觸發器特性方程為：將對應驅動方程分別代入特性方程，進行化簡變換可得狀態方程：第一節時序電路概述然后求出對應狀態值。①列狀態表：列出電路輸入信號和觸發器原態的所有取值組合，代入相應的狀態方程，求得相應的觸發器次態及輸出，具體如表7-1所示。Z00010011001011111000第一節時序電路概述表7-1狀態表②畫狀態圖如圖7-3(a)所示，畫時序圖如圖7-3(b)所示。(a)狀態圖(b)時序圖圖7-3時序電路對應的狀態圖和時序圖第一節時序電路概述第一節時序電路概述最后歸納上述分析結果，確定該時序電路的邏輯功能是帶進位輸出的同步四進制加法計數器。例7-2對圖7-4所示的電路進行時序電路分析。

例題第一節時序電路概述圖7-4簡單時序電路解：根據電路圖列出電路的激勵方程為：

電路的特征方程為：

電路的輸出方程為：

第一節時序電路概述根據相關方程式畫出波形圖如圖7-5所示。圖7-5波形圖第一節時序電路概述按觸發脈沖輸入方式的不同，時序電路可分為同步時序電路和異步時序電路。同步時序電路是指各觸發器狀態的變化受同一個時鐘脈沖控制；而在異步時序電路中，各觸發器狀態的變化不受同一個時鐘脈沖控制。第一節時序電路概述第二節寄存器

第二節寄存器寄存器是在數字系統中用來存放二進制數據或運算結果的一種常用的邏輯部件，所以它經常被稱作中間存儲器。寄存器除了具有接收數據、保存數據和傳送數據等基本功能外，還具有左、右移位，串、并輸入，串、并輸出以及預置、清零等各種功能，從而構成多功能寄存器。第二節寄存器能夠存放二進制代碼的電路稱為數碼寄存器。按照接收數碼的方式可以分為單拍式和雙拍式兩種。單拍式：接收數據后直接把觸發器置為相應的數據，不考慮初態。雙拍式：接收數據之前，先清零，第二拍把觸發器置為接收的數據。邏輯電路如圖7-7所示。

數碼寄存器第二節寄存器如圖7-6所示，當CP的高電平來臨時，加在D端的輸入數據D1~D4就并行存入寄存器。因為輸入數據加于觸發器的D端，數碼若為“1”，D也為“1”。由D觸發器的真值表可知，CP作用后，D觸發器的輸出端Qn+1=Dn=1；若輸入數碼為“0”，Qn+1=Dn=0。可見，不管各位觸發器的原狀態如何，在CP脈沖作用后，輸入數碼D1~D4就存入寄存器，而不需要預先“清零”。單拍式數碼寄存器圖7-6單拍式數碼寄存器第二節寄存器圖7-7雙拍式數碼寄存器第二節寄存器第二節寄存器移位寄存器具有數碼寄存和移位兩個功能。在移位脈沖的作用下，數碼若向左移一位，則稱為左移；反之稱為右移。移位寄存器只有向一個方向移位功能的稱為單向移位寄存器，既可向左移也可向右移的稱為雙向移位寄存器。

移位寄存器第二節寄存器邏輯電路如圖7-8所示。D觸發器組成的移位寄存器圖7-8D觸發器組成的單向移位寄存器邏輯電路工作原理如下。這是一個具有串行數據輸入端和并行數據輸出端的簡單移位寄存器。它使用D觸發器來實現，它是一個同步電路，也就是說，所有的觸發器均在一個脈沖邊沿同時讀前一個觸發器的信息。移位寄存器的每一位也是由觸發器組成的，但由于它需要有移位功能，所以每位觸發器的輸出端與下一位觸發器的數據輸入端相連接，所有觸發器共用一個時鐘脈沖，使它們同步工作。第二節寄存器在移位的過程中，移出方向端口處觸發器的數據將移出寄存器，稱為串行輸出，簡稱串出；在寄存器另一端口處的觸發器將有數據移入寄存器，稱為串行輸入，簡稱串入。如果連續來幾個時鐘脈沖，寄存器中的數據就會從串行輸出端一個一個送出，這樣可以將寄存器中的數據取出，同時有新的數據從串入端一個一個進入寄存器。從寄存器中取出數據還有另一種方式，就是從每位觸發器的輸出端引出，這種輸出方式稱并行輸出，簡稱并出，同理送入數據有并入的方式。第二節寄存器邏輯符號如圖7-9所示。圖7-9單向移位寄存器邏輯符號第二節寄存器脈沖波形如圖7-10所示。圖7-10單向移位寄存器脈沖波形圖第二節寄存器第二節寄存器邏輯電路如圖7-11所示。雙向移位寄存器圖7-11雙向移位寄存器邏輯電路工作原理如下。此電路原理同簡單的移位寄存器，只是附加了左移輸入端，這樣可以進行雙向移位。第二節寄存器邏輯符號如圖7-12所示。圖7-12雙向移位寄存器邏輯符號第二節寄存器

第三節同步計數器計數器是一種記憶加在輸入端上的時鐘脈沖個數的時序電路，它是由不同的觸發器連接而成的，通過觸發器輸入端的控制和觸發器的相互連接，可以構成各種不同的計數器。時序電路中包含的觸發器的所有的時鐘脈沖輸入端均同時由一個時鐘脈沖信號觸發，整個網絡的開關時間相當于一個觸發器的開關時間，這種計數器稱為同步計數器。第三節同步計數器第三節同步計數器

同步計數器的設計由電路得到真值表和時序圖由真值表得到邏輯功能表達式由邏輯表達式設計電路由電路得到真值表和時序圖實驗：根據圖7-13安裝電路，借助一個無振動的按鍵（常開觸點）多次發出節拍，并通過發光二極管觀察輸出端Q1和Q2。結果：發光二極管相應于二進制碼的時鐘脈沖發光，實現了0~3的計數。圖7-130~3二進制計數器第三節同步計數器如表7-2所示，因為計數器具有0、1、2、3四個狀態。所以這個二進制計數器的真值表有四行。真值表分為兩個區域，這些區域說明計數器在時間點tn和tn+1時，即在時鐘脈沖到來的前后電路的狀態。q1n是輸出端Q1在時間點tn的值，q1n+1是輸出端Q1在時間點tn+1的值。如在時間點tn輸出端Q1和Q2具有0值，在時鐘脈沖之后輸出端Q1具有1，而輸出端Q2繼續為0。這個值對于下一個時鐘脈沖來說相應于時間點tn，所以它在這個時間區域進位。而根據真值表可以得到時序圖，如圖7-14所示。第三節同步計數器表7-20~3二進制計數器真值表時間點tn時間點tn+1q2nq1nq2n+1q1n+10001011010111100第三節同步計數器圖7-140~3二進制計數器時序圖第三節同步計數器對于一個同步計數器所需的同步觸發器數量可以由電路狀態得到。一個觸發器具有21=2的狀態，兩個觸發器具有22=4的狀態，三個觸發器具有23=8的狀態，最常見的是具有四個觸發器的計數器。四個觸發器的計數器具有24=16的狀態，可以從0到15計數。一個計數器所需的觸發器個數x應滿足：2x≥n，式中n為計數器的模，它表示該計數器一共有n種輸出狀態，故圖7-13電路也可稱其為模4加1計數器，當n＜2x時，那些缺省的輸出組合可用任意項來表示。第三節同步計數器由真值表得到邏輯功能表達式由真值表可以求得時序電路的邏輯表達式。邏輯表達式由其所具有的觸發器的數量相同的開關代數方程式構成。所以對于電路的每個觸發器均根據真值表制作一個在時間點tn+1的卡諾圖。借助于每個卡諾圖可以只做一個開關代數方程式。方程式的輸出變量是時間點tn+1的信號，它位于等號左面，時間點tn的信號是等號右面的變量。第三節同步計數器例題例7-3借助卡諾圖制作根據表7-2所示真值表顯示的邏輯表達式。解：首先根據真值表制作卡諾圖，如圖7-15所示。q2n+1q1n+1圖7-15圖7-13的卡諾圖第三節同步計數器由卡諾圖寫出邏輯表達式為第三節同步計數器由邏輯表達式設計電路如果知道了一個時序電路的邏輯表達式，那么就可以由此實現電路。同步計數器的邏輯表達式必須具有下列被稱作特征方程的形式：因子g11n、g21n、g31n、g41n…以及g12n、g22n、g32n、g42n…給出了J-K觸發器J輸入端和K輸入端的輸入函數。在同步計數器中大多選擇時鐘脈沖邊沿觸發的J-K觸發器或者主從式J-K觸發器。第三節同步計數器同步計數器設計步驟為：①求得電路需要的觸發器數量。②設計計數器真值表。③制作卡諾圖。④求得計數器的邏輯表達式。⑤構成計數器電路。第三節同步計數器第三節同步計數器

同步計數器的分析一個同步工作的二進制加法計數器中各個觸發器的時鐘脈沖輸入端接同一個計數脈沖，而各個觸發器的J和K輸入端是直接或者通過一個與門相互連接的，如圖7-16所示。圖7-16四位同步二進制加法計數器電路第三節同步計數器我們可以看到各觸發器的驅動方程分別為

J0=K0=1,

J1=K1=Q0,

J2=K2=Q0Q1,

J3=K3=Q0Q1Q2。根據同步時序電路的分析方法，可得到該電路的狀態表，如表7-3所示。第三節同步計數器表7-3圖7-16電路的狀態表計數脈沖CP的順序電路狀態等效十進制數Q3Q2Q1Q00000001000112001023001134010045010156011067011178100089100191010101011101111121100121311011314111014151111151600000第三節同步計數器圖7-17是圖7-16電路的時序圖，其中虛線是考慮觸發器的傳輸延遲時間T后的波形。圖7-17圖7-16電路的時序圖第三節同步計數器由上圖可知，在同步計數器中，由于計數脈沖CP同時作用于各個觸發器，所有觸發器的翻轉是同時進行的，都比計數脈沖CP的作用時間滯后一個T，因此其工作速度一般要比異步計數器高。第三節同步計數器同步計數器平行工作，所有的時鐘脈沖輸入端同時被觸發，所以總的信號傳輸時間等于一個觸發器的傳輸時間，如圖7-18所示，即：T總=T觸發器×1圖7-18四位同步二進制加法計數器電路的信號傳輸時間第三節同步計數器四位同步二進制減法計數器邏輯電路如圖7-19所示。它的分析方法與加法計數器相同。圖7-19四位同步二進制減法計數器邏輯電路第三節同步計數器四位同步二進制減法計數器的各個觸發器的時鐘脈沖輸入端也是接同一個計數脈沖。但各個觸發器的J和K輸入端是直接或者通過一個與門相互連接的。我們可以看到各觸發器的驅動方程分別為根據同步時序電路的分析方法，可得到該電路的狀態表，如表7-4所示。第三節同步計數器表7-4圖7-19電路的狀態表計數脈沖CP的順序電路狀態等效十進制數Q3Q2Q1Q00000001111115211101431101134110012510111161010107100198100089011171001106110101512010041300113140010215000111600000第三節同步計數器圖7-20是圖7-19電路的時序圖，其中虛線是考慮觸發器的傳輸延遲時間T后的波形。圖7-20圖7-19電路的時序圖第三節同步計數器第四節異步計數器

第四節異步計數器

異步計數器通過時鐘脈沖的觸發方式區別于同步計數器。0~3同步二進制計數器的計數脈沖控制觸發器D1和D2；而0~3異步二進制計數器是用計數脈沖信號控制觸發器D1，再由輸出信號Q1控制觸發器D2。異步計數器的時鐘脈沖信號大多只控制一個觸發器，電路中的其他觸發器由另一個觸發器的輸出信號控制。只有當一個控制的觸發器的電路步驟結束后，才能進行電路任意一個觸發器的電路步驟，所以整個網絡的傳輸時間等于先后連接的觸發器傳輸時間的總和。即同步計數電路的所有觸發器由計數脈沖信號控制，而異步計數電路的觸發器由不同的信號控制。第四節異步計數器0~7異步加法計數器邏輯電路如圖7-21所示。圖7-210~7異步二進制加法計數器時序波形如圖7-22所示。圖7-220~7異步二進制加法計數器時序圖第四節異步計數器真值表如表7-5所示。表7-50~7異步二進制加法計數器真值表計數脈沖Q1Q2Q3十進制數00000110012010231103400145101560116711178000091001第四節異步計數器由此可以看出，異步計數器中所需的觸發器的數量與同步計數器相同，為2n個（n為觸發器數量）。具體如表7-6所示。表7-6異步二進制計數器的最大計數量觸發器的數量12345最大計數量2481632第四節異步計數器第四節異步計數器0~7異步減法計數器邏輯電路如圖7-21所示。圖7-210~7異步二進制加法計數器第四節異步計數器0~7異步減法計數器邏輯電路如圖7-23所示。異步二進制減法器不是將下一個觸發器的時鐘脈沖輸入端與上一個觸發器的Q輸出端相連接，而是與Q輸出端相連接，這樣就得到了最簡單方式的異步二進制減法計數器。圖7-210~7異步二進制減法計數器時序波形如圖7-24所示。圖7-240~7異步二進制減法計數器時序圖第四節異步計數器真值表如表7-7所示。表7-70~7異步二進制減法計數器真值表計數脈沖Q1Q2Q3十進制數00000111112011231013400145110560106710078000891119第四節異步計數器第四節異步計數器異步8421碼加法計數器二進制工作的計數器在相同數量的二進制位時具有比十進制工作的計數器要大的計數容量，但因為十進制要比二進制更常用，所以當數值向計數器輸入和由計數器讀出時總是有目的地使用十進制數。因此人們引入了二進制編碼的十進制數，此時各個十進制數通過一個二進制數來表示，即例如：十進制：1 2 8BCD： 0001 0010 1000一個如此編碼的十進制數被稱作8421編碼的BCD數或者自然的BCD數。對于一個十進制位（個位、十位或者百位等）需要四個二進制位，然而在十六種組合中要多余六個（偽四位碼），即在十進制計數器中數值10至15的組合將被跳過。具體如表7-8所示真值表。第四節異步計數器表7-80~9異步十進制加法計數器真值表十進制數BCD碼Q4Q3Q2Q10000010001200103001140100501016011070111810009100110101011101112110013110114111015111100000第四節異步計數器異步十進制加法計數器邏輯電路如圖7-25所示。圖7-25異步十進制加法計數器電路第四節異步計數器在第10個時鐘脈沖到來時，盡管Q1從1變換至0，但是仍然不允許觸發器D2在第10個時鐘脈沖時翻轉。所以如果Q4在時鐘脈沖變為高電平之前，Q2必須保持低電平。這可以通過Q4與觸發器D2的J輸入端相連接來實現。此外要使Q4在第10個時鐘脈沖時由1變換至0。因為，如果觸發器D4的時鐘脈沖輸入端像二進制計數器一樣連接在Q3上，那么在第8個時鐘脈沖之后Q4不再能變換，因為觸發器D2被準備電路鎖住。所以應使觸發器D4的時鐘脈沖輸入端與Q1（不鎖住）相連接。為了使觸發器D4不至于太早翻轉，它的J輸入端通過一個與門與Q2和Q3相連接。那么在第8個時鐘脈沖時，Q4為高電平。因為同時Q2和Q3為低電平，所以Q4在下一次時鐘脈沖到來時才重新返回低電平。具體的脈沖波形圖如圖7-26所示。第四節異步計數器圖7-260~9異步十進制加法計數器時序圖第四節異步計數器異步計數器與同步計數器相比較具有下列缺點：觸發器的傳輸時間疊加并且可能產生干擾；由于存在一定的傳輸時間因此在轉換期間具有一個不定的狀態；加法計數向減法計數的轉換需要較大的電路費用。第四節異步計數器第四節異步計數器0~7異步加法計數器的設計

時序波形圖如圖7-27所示。圖7-270~7異步二進制加法計數器時序波形圖制作時序波形圖

時序波形圖顯示了要計數的時鐘脈沖CP以及三個表示計數狀態0~7的觸發器的輸出信號Q1、Q2和Q3的波形，其中最低位為信號Q1，最高位為信號Q3。由時序波形圖可以看出，當時鐘脈沖信號CP具有一個負的邊沿（1-0下降沿）時，信號Q1總是從0到1或者從1到0變換。如果Q2要翻轉，Q1必須有一個負的脈沖邊沿，即Q1用作具有輸出端Q2的觸發器的時鐘脈沖輸入信號。如果Q3要翻轉，Q2必須有一個負的脈沖邊沿，即Q2用作具有輸出端Q3的觸發器的時鐘脈沖輸入信號。由此構成圖7-28所示的邏輯電路。將時序波形圖轉換為計數器邏輯電路第四節異步計數器圖7-280~7異步二進制加法計數器第四節異步計數器工作原理如圖7-28所示，在0~7異步加法計數器電路中，D1的時鐘脈沖輸入端由時鐘脈沖信號CP控制，D2的時鐘脈沖輸入端由輸出信號Q1控制，D3的時鐘脈沖輸入端由輸出信號Q2控制。對于觸發器J輸入端和K輸入端信號的確定有如下考慮：當在輸入端J和K有一個高電平時，那么J-K觸發器在每一個時鐘脈沖翻轉到另一種狀態。上面的電路已經足夠保持觸發器D1至D3的J和K輸入端有高電平了。第四節異步計數器第四節異步計數器0~9異步加法計數器的設計要設計一個0~9計數然后復0的異步計數器，要使用四個J-K觸發器，它是用負向時鐘脈沖邊沿（下降沿）觸發的。第四節異步計數器

時序波形圖如圖7-29所示。圖7-290~9異步二進制加法計數器時序波形圖制作時序波形圖如圖7-29所示,時序波形圖顯示了要計數的時鐘脈沖CP以及四個表示計數狀態0~9的觸發器的輸出信號Q1、Q2、Q3和Q4的波形，由時序波形圖可以看出，當時鐘脈沖信號CP具有一個負的邊沿（1-0下降沿）時，信號Q1總是從0到1或者從1到0變換。如果Q2要翻轉，Q1必須有一個負的脈沖邊沿，即Q1用作具有D2觸發器的時鐘脈沖輸入信號。如果Q3要翻轉，Q2必須有一個負的脈沖邊沿，即Q2用作觸發器D3的時鐘脈沖輸入信號。對于D4的時鐘脈沖輸入端，既可以用計數脈沖信號CP，也可以用信號Q1。由于信號Q4必須在7~8和9~0的計數器變換時翻轉，因為信號Q1的翻轉要比CP少，所以一般采用