eda考試試題判斷題及答案

一、單項(xiàng)選擇題（每題2分，共10題）1.EDA設(shè)計(jì)流程中，功能仿真在哪個(gè)階段進(jìn)行？（）A.設(shè)計(jì)輸入之后B.綜合之后C.布局布線之后D.編程之后答案：A2.在VHDL中，以下哪種數(shù)據(jù)類型用于表示單個(gè)位？（）A.INTEGERB.BITC.STD_LOGICD.BOOLEAN答案：B3.以下哪個(gè)不是EDA工具的主要功能？（）A.設(shè)計(jì)輸入B.烹飪食物C.仿真D.綜合答案：B4.在Verilog中，定義一個(gè)8位的寄存器變量，以下正確的是（）A.reg[7:0]a;B.integera[7:0];C.wire[7:0]a;D.rega(7:0);答案：A5.EDA設(shè)計(jì)中，關(guān)于層次化設(shè)計(jì)的描述，錯(cuò)誤的是（）A.可以提高設(shè)計(jì)的可維護(hù)性B.只能有兩層結(jié)構(gòu)C.上層模塊調(diào)用下層模塊D.有利于大型項(xiàng)目的分工合作答案：B6.以下哪種編程語言常用于FPGA的設(shè)計(jì)？（）A.C++B.JavaC.VHDLD.Python答案：C7.在EDA設(shè)計(jì)中，綜合的主要目的是（）A.將設(shè)計(jì)轉(zhuǎn)化為門級網(wǎng)表B.檢查語法錯(cuò)誤C.生成測試向量D.進(jìn)行布局布線答案：A8.以下關(guān)于FPGA和CPLD的區(qū)別，錯(cuò)誤的是（）A.FPGA基于查找表結(jié)構(gòu)，CPLD基于乘積項(xiàng)結(jié)構(gòu)B.FPGA的集成度一般比CPLD高C.CPLD的編程速度比FPGA快D.FPGA內(nèi)部沒有可編程邏輯塊答案：D9.在VHDL中，實(shí)體（entity）主要描述（）A.電路的功能B.電路的輸入輸出端口C.電路的內(nèi)部結(jié)構(gòu)D.電路的時(shí)序關(guān)系答案：B10.以下哪個(gè)不是硬件描述語言的特點(diǎn)？（）A.可移植性強(qiáng)B.抽象層次高C.只能描述數(shù)字電路D.與具體硬件實(shí)現(xiàn)無關(guān)答案：C二、多項(xiàng)選擇題（每題2分，共10題）1.EDA設(shè)計(jì)中，以下哪些屬于設(shè)計(jì)輸入的方式？（）A.原理圖輸入B.硬件描述語言輸入C.狀態(tài)圖輸入D.直接輸入二進(jìn)制代碼答案：ABC2.在VHDL中，以下哪些數(shù)據(jù)類型可用于表示多位信號？（）A.STD_LOGIC_VECTORB.BIT_VECTORC.INTEGERD.BOOLEAN答案：AB3.以下哪些是FPGA的主要應(yīng)用領(lǐng)域？（）A.數(shù)字信號處理B.嵌入式系統(tǒng)開發(fā)C.模擬電路設(shè)計(jì)D.通信系統(tǒng)答案：ABD4.以下關(guān)于EDA工具中的仿真功能，正確的有（）A.可以驗(yàn)證設(shè)計(jì)的功能正確性B.分為功能仿真和時(shí)序仿真C.不需要輸入激勵信號D.可以發(fā)現(xiàn)物理實(shí)現(xiàn)中的問題答案：AB5.在Verilog中，以下哪些操作符可用于位操作？（）A.&（按位與）B.|（按位或）C.^（按位異或）D.<<（左移）答案：ABCD6.以下哪些是硬件描述語言編寫代碼時(shí)需要遵循的規(guī)范？（）A.代碼縮進(jìn)規(guī)范B.命名規(guī)范C.注釋規(guī)范D.大小寫規(guī)范答案：ABC7.EDA設(shè)計(jì)流程包括以下哪些環(huán)節(jié)？（）A.設(shè)計(jì)輸入B.綜合C.布局布線D.測試驗(yàn)證答案：ABCD8.在VHDL中，進(jìn)程（process）具有以下哪些特性？（）A.可以并發(fā)執(zhí)行B.內(nèi)部是順序執(zhí)行的C.可以被其他進(jìn)程調(diào)用D.對敏感信號敏感答案：ABD9.以下哪些因素會影響FPGA的性能？（）A.邏輯資源利用率B.時(shí)鐘頻率C.布線資源D.外部電源電壓答案：ABC10.以下關(guān)于硬件描述語言中模塊（module）的描述，正確的有（）A.是一個(gè)獨(dú)立的設(shè)計(jì)單元B.可以被其他模塊調(diào)用C.內(nèi)部可以包含多個(gè)子模塊D.只能有一個(gè)輸入端口答案：ABC三、判斷題（每題2分，共10題）1.在VHDL中，實(shí)體（entity）和結(jié)構(gòu)體（architecture）必須同名。（）答案：錯(cuò)誤2.FPGA內(nèi)部的可編程邏輯塊（CLB）是不可再分的最小邏輯單元。（）答案：錯(cuò)誤3.功能仿真不需要考慮電路的實(shí)際延遲。（）答案：正確4.在Verilog中，wire類型的變量不能被賦值。（）答案：錯(cuò)誤5.EDA設(shè)計(jì)中，綜合后的結(jié)果是可以直接下載到硬件中的。（）答案：錯(cuò)誤6.在VHDL中，所有的數(shù)據(jù)類型都可以直接進(jìn)行算術(shù)運(yùn)算。（）答案：錯(cuò)誤7.CPLD的邏輯資源密度比FPGA高。（）答案：錯(cuò)誤8.硬件描述語言編寫的代碼在不同的EDA工具中不能通用。（）答案：錯(cuò)誤9.在EDA設(shè)計(jì)中，布局布線是在綜合之前進(jìn)行的。（）答案：錯(cuò)誤10.在VHDL中，一個(gè)實(shí)體（entity）只能有一個(gè)結(jié)構(gòu)體（architecture）與之對應(yīng)。（）答案：錯(cuò)誤四、簡答題（每題5分，共4題）1.簡述EDA設(shè)計(jì)中功能仿真和時(shí)序仿真的區(qū)別。答案：功能仿真主要驗(yàn)證設(shè)計(jì)的邏輯功能是否正確，不考慮電路的實(shí)際延遲等物理特性。時(shí)序仿真則在功能仿真的基礎(chǔ)上，考慮電路的實(shí)際延遲、布線延遲等物理因素，更接近實(shí)際電路的工作情況。2.簡要說明VHDL中實(shí)體（entity）和結(jié)構(gòu)體（architecture）的關(guān)系。答案：實(shí)體定義了電路的輸入輸出端口，是對外的接口描述。結(jié)構(gòu)體描述了實(shí)體內(nèi)部的邏輯功能實(shí)現(xiàn)，一個(gè)實(shí)體可以有多個(gè)結(jié)構(gòu)體，不同結(jié)構(gòu)體可實(shí)現(xiàn)不同的功能實(shí)現(xiàn)方式。3.列舉兩個(gè)FPGA在實(shí)際工程中的優(yōu)勢。答案：一是靈活性高，可以根據(jù)需求重新編程。二是集成度高，可以在一個(gè)芯片上實(shí)現(xiàn)復(fù)雜的數(shù)字系統(tǒng)，節(jié)省電路板空間。4.在Verilog中，如何定義一個(gè)16位的有符號整數(shù)？答案：regsigned[15:0]num;五、討論題（每題5分，共4題）1.討論在EDA設(shè)計(jì)中，采用層次化設(shè)計(jì)的好處。答案：層次化設(shè)計(jì)便于大型項(xiàng)目的分工合作，不同團(tuán)隊(duì)可負(fù)責(zé)不同層次模塊。提高了設(shè)計(jì)的可維護(hù)性，修改某一層次模塊不影響其他模塊。還能提高設(shè)計(jì)的可讀性，方便理解整個(gè)設(shè)計(jì)結(jié)構(gòu)。2.分析硬件描述語言在現(xiàn)代電子設(shè)計(jì)中的重要性。答案：硬件描述語言可抽象地描述電路功能，與具體硬件實(shí)現(xiàn)相對獨(dú)立。方便不同平臺間移植，能提高設(shè)計(jì)效率，支持大規(guī)模復(fù)雜電路設(shè)計(jì)，是現(xiàn)代電子設(shè)計(jì)中不可或缺的工具。3.闡述FPGA和CPLD在資源利用方面的不同特點(diǎn)。答案：F