第一章數制與碼制§1.1概述§1.2幾種不同的數制§1.3不同數制間的轉換§1.4二進制算術運算§1.5幾種常用的編碼1、不同數制間的轉換，包括整數小數的轉換；2、寫出補碼；3、寫出8421BCD碼。第二章邏輯代數基礎§2.1概述§2.2邏輯代數中的三種基本運算§2.3邏輯代數的基本公式和常用公式§2.4邏輯代數的基本定理§2.5邏輯函數及其表示方法§2.6邏輯函數的化簡方法§2.7具有無關項的邏輯函數及其化簡任一邏輯式都可以寫成最小項之和與最大項之積的形式。卡諾圖化簡法§2.7具有無關項的邏輯函數及其化簡第四章組合邏輯電路§4.1概述§4.2組合邏輯電路的分析方法和設計方法§4.3若干常用的組合邏輯電路§4.4組合邏輯電路中的競爭-冒險現象§4.2組合邏輯電路的分析方法和設計方法4.2.1組合邏輯電路的分析方法分析：給出邏輯圖，分析輸出與輸入之間的邏輯關系。步驟：1.根據邏輯圖，寫出邏輯表達式；2.化簡邏輯式，以使邏輯關系簡單明了；3.根據邏輯式，列出真值表，分析邏輯功能；4.2.2組合邏輯電路的設計方法設計：給出邏輯問題，設計邏輯電路步驟：一、進行邏輯抽象①分析事件的因果關系，確定輸入變量和輸出變量。②定義邏輯狀態的含義。③列出真值表。二、寫出邏輯式三、選定器件類型門電路小規模集成電路SSI數據選擇器、譯碼器、加法器中規模集成電路MSI可編程邏輯器件PLD

大規模集成電路LSI四、將邏輯函數式化簡或變換成適當的形式SSI—化簡MSI—變換LSI—變換五、畫出邏輯圖邏輯問題邏輯真值表邏輯函數式選定器件類型將函數式化簡邏輯電路圖將函數式變換邏輯電路圖用門電路用MSI組合電路或PLD六、工藝設計

全加器74LS183的管腳圖11474LS1831an1bn1cn1cn+11sn2cn2cn+12sn2an2bnUccGND雙全加器編碼器譯碼器*2.用譯碼器設計組合邏輯電路….….例：3—8譯碼器74HC138的輸出用譯碼器設計組合電路的根本原因在于譯碼器的輸出對應輸入變量的全部最小項，而任一邏輯函數均可表示為最小項之和的形式。增加適當的門電路可以將這些最小項相或，得到最小項之和的表達式，實現三變量的組合邏輯電路。★二、用數據選擇器設計組合電路用數據選擇器設計組合電路的根本原因在于，其輸出是帶系數的輸入變量的全體最小項之和的表達式，而任一邏輯函數均可表示為最小項之和的形式。對應函數所含的mi

項,使數據選擇器的Di=1，對應函數所不含的mj

項,使數據選擇器的Dj=0，則數據選擇器的輸出與函數相等（即：使函數卡諾圖與數選器卡諾圖完全一致）。思路:3.1硬件描述語言概述3.2VHDL語言程序結構3.3VHDL常用語句3.4VHDL語法基礎3.5組合電路的VHDL描述3.6時序電路的VHDL描述調換硬件描述語言VHDL基礎3.2VHDL語言程序結構五個基本組成部分庫（Library）程序包（Package）實體說明（EntityDeclaration）結構體（Archiecture）配置（Configuration）主要部分注意：程序擴展名為.vhd重點：移位寄存器和161計數器。第五章觸發器§5.1概述§5.2SR鎖存器§5.3電平觸發的觸發器§5.4脈沖觸發的觸發器§5.5邊沿觸發的觸發器§5.6觸發器的邏輯功能及其描述方法§5.7*觸發器的動態特性重點掌握邊沿觸發器（D觸發器，JK觸發器）。會畫波形圖。6.1概述6.2時序邏輯電路的分析方法6.3若干常用的時序邏輯電路6.4時序邏輯電路的設計方法6.5時序邏輯電路中的競爭－冒險現象（自學）第六章時序邏輯電路6.2.時序邏輯電路的分析方法6.2.1同步時序邏輯電路的分析方法時序邏輯電路的分析：就是給定時序電路，找出該的邏輯功能，即找出在輸入和CLK作用下，電路的次態和輸出。由于同步時序邏輯電路是在同一時鐘作用下，故分析比較簡單些，只要寫出電路的驅動方程、輸出方程和狀態方程，根據狀態方程得到電路的狀態表或狀態轉換圖，就可以得出電路的邏輯功能。步驟：1.從給定的邏輯電路圖中寫出每個觸發器的驅動方程（也就是存儲電路中每個觸發器輸入信號的邏輯函數式）；2.把得到的驅動方程代入相應觸發器的特性方程中，就可以得到每個觸發器的狀態方程，由這些狀態方程得到整個時序邏輯電路的方程組；3.根據邏輯圖寫出電路的輸出方程；4.寫出整個電路的狀態轉換表、狀態轉換圖和時序圖；5.由狀態轉換表或狀態轉換圖得出電路的邏輯功能。例6.2.1試分析圖6.2.1所示的時序邏輯電路的邏輯功能，寫出它的驅動方程、狀態方程和輸出方程，寫出電路的狀態轉換表，畫出狀態轉換圖和時序圖。圖6.2.1CLR74HC194

功能表右移串行輸入端左移串行輸入端右移串行輸出端左移串行輸出端功能控制端并行輸出端并行輸入端(置數端)4位雙向通用移位寄存器工作方式輸入輸出CLRCLKM1M0Q0Q1Q2Q3異步（直接）清零0×××0000保持1×00Q0Q1Q2Q3右移(從Q0向右移動)1↑01DSRQ0Q1Q2左移(從Q3向左移動)1↑10Q1Q2Q3DSL同步并入（置數）1↑11D0D1D2D36.3.2計數器會分析多少進制會設計多少進制級聯6-4基于觸發器的時序邏輯電路的設計給定邏輯功能要求，設計由觸發器構成的同步時序電路設計：QQ1J1KQQ1J1KQQ1J1KQ0Q1Q2CLKQ1？？？？？？QQ1DQQ1DQQ1DQ0Q1Q2CLKQ1？？？1.邏輯抽象，畫出原始狀態轉換圖同步時序邏輯電路的設計步驟：2.狀態化簡將等價狀態合并。(若某個狀態在相同的輸入下有相同的輸出，且轉換到同樣的次態去，則為等價狀態，可以合并為一個狀態。)

電路狀態數越少，設計出來的電路就越簡單。確定輸入、輸出變量，并定義輸入、輸出變量的狀態。確定電路狀態數，并定義狀態的含義。根據題意畫出原始狀態轉換圖（狀態用Si來表示）。此步是最具創造性的。3.狀態分配（又叫狀態編碼）4.選定觸發器類型，求狀態方程、驅動方程、輸出方程確定觸發器數目，設狀態數為M，觸發器數為n，則

2n-1<M<2n狀態編碼，即將電路狀態和觸發器狀態組合對應起來。一般選用自然二進制碼。此兩步較為簡單。選定觸發器類型根據狀態轉換圖，填寫狀態變量、輸出變量的卡諾圖，寫出狀態方程、輸出方程。將狀態方程和觸發器特性方程比較，寫出驅動方程。此步較為繁瑣，但機械規律。5.根據得到的方程式畫出邏輯電路圖6.驗證電路功能正確與否，并檢查電路能否自啟動

若電路不能自啟動，則應采取下面措施：通過預置數將電路狀態置成有效循環狀態中；通過修改邏輯設計加以解決。同步時序邏輯電路設計過程框圖如圖6.4.1所示。6.4.1同步時序邏輯電路的設計方法例6.4.1試設計一個帶有進位輸出端的十三進制計數器。解：①確定輸入輸出變量：由于電路沒有輸入變量，故屬于穆爾型同步時序電路。設進位輸出信號為C，有進位輸出為C＝1，無進位輸出時C＝0。②給出狀態轉換圖：根據題意，M＝13，其狀態轉換圖如圖6.4.2所示。狀態不能化簡第十章脈沖波形的產生與整形主要內容：555定時器。10.5.3用555構成單穩觸發器10.5.4用555定時器接成的多諧振蕩器會計算相關參數。第三章門電路內容提要：本章主要講述數字電路的基本邏輯單元－－門電路，有TTL邏輯門、MOS邏輯門。在討論半導體二極管和三極管及場效應管的開關特性基礎上，講解它們的電路結構、工作原理、邏輯功能、電器特性等等，為以后的學習及實際使用打下必要的基礎。本章重點討論TTL門電路和CMOS門電路。三、三態輸出門電路工作原理：VCCR1R2AYT1T2T5BT4END增加使能端EN當EN=0時，D導通，VC2為低電平，T4截止，同時，VB1為低電平，T2、T5截止，輸出端呈高阻態。輸出端有三種狀態：高電平，低電平，高阻態，故稱三態門當EN=1時，D截止，電路與原TTL電路無區別，輸出決定于輸入Y=AB。功能表：EN=1正常工作EN=0輸出高阻功能表：EN=0正常工作EN=1輸出高阻ABYENEN為1時，處于工作狀態，稱為控制端高電平有效EN為0時，處于工作狀態，稱為控制端低電平有效ABYEN第十一章數-模和模-數轉換主要內容：1.D/A轉換器的基本原理，輸入與輸出關系的定量計算；2.A/D轉換器的主要類型，基本工作原理和綜合性能的比較；3.D/A、A/D轉換器的轉換速度與轉換精度及影響它們的主要因素。常見DAC輸出公式歸納權電阻網絡倒T型電阻網絡取Rf＝R：權電流型取RF＝RR

：2.逐次漸近型ADC基本原理可用天平秤重過程作比喻來說明。若有四個砝碼共重15克，每個重量分別為8、4、2、1克。設待秤重量Wx

=13克，可以用下表步驟來秤量：砝碼重量12348g+4g8g暫時結果8g12g12g13g比較判別順序8g+4g+2g8g+4g+1g8g<13g12g<13g14g>13g13g=13g該砝碼的去留留留去留設vI=5.3V，3位DAC的VREF=8VDAC輸入DAC輸出1004V<5.3V1106V>5.3V1015V<5.3V最高位置1保留最高位1，第二位置1去掉第二位1，第三位置1保留第三位1轉換結果：101第7章

半導體存儲器7-1

概述7-2

只讀存儲器（ROM）7-3隨機存取存儲器（RAM）7-4存儲器容量的擴展可以看出：在對應的存儲單元內存入的是1還是0，是由接入或不接入相應的二極管來決定的。例：4×4二極管掩膜ROM存儲數據表W0W1W2W3D3D2D1D0工作原理（以地址00為例，其它同理）存儲數據表001000W0W1W2W3D3D2D1D0字線W0和位線交叉處上的二極管導通，使D3D0=11，其它字線上的二極管截止，D2D1=00。1001D0=W0+W1+W3D1=W1+W2D2=W1+W2+W3D3=W0+W2位線、字線和地址線的關系=A1A0+A1A0+A1A0=A1A0+A1A0=A1A0+A1A0=A1A0+A1A0+A1A03)用存儲器實現組合邏輯原理：觀察數據表，可發現此表與真值表相似。地址相當于輸入，數據相當于輸出；且表中列出了輸入變量的所有組合方式。000101011011100110111100因此，將組合電路的輸入接存儲器的地址端，輸出接數據端，并將真值表作數據表寫入存儲器中即可。A1A0D3D2D1D0輸入輸出7-4存儲器容量的擴展7.4.1位擴展只要把各片地址線和控制線對應連接在一起，而數據線并列使用即可，示范接線如下圖：例：用八片1024×1位RAM構成1024×8位的RAM對同一地址進行讀寫操作，一次讀寫8位。7.4.2字擴展通過用1024×4位(4片2114)構成4096×4位