電路參數計算

2025/4/11

第一節信號傳輸延遲數字電路的延遲由四部分組成：門延遲連線延遲扇出延遲大電容延遲一、CMOS門延遲：門延遲的定義本征延遲2025/4/12上升時間tr：輸出信號波形從“1”電平的10%上升到90%需要的時間。即：V0：10%~90%Vdd。下降時間tf：輸出信號波形從“1”電平的90%下降到10%需要的時間。即：V0：90%~10%Vdd。延遲時間td：輸入電壓變化到50%Vdd的時刻到輸出電壓變化到50%Vdd時刻之間的時間差。2025/4/131、下降時間：設：輸入波形為理想脈沖Cl上的電壓從0.9Vdd下降到Vdd-Vtn過程中，N管工作在飽和區Cl上的電壓從Vdd-Vtn下降到0.1Vdd過程中，N管工作在線性區根據放電電流的瞬態方程：2025/4/14CMOS反相器下降時間為：設：Vtn=0.2VddVdd=5v2、上升時間：由充電電流的瞬態方程：2025/4/15CMOS反相器的上升時間為：設：|Vtp|=0.2Vdd如果兩管尺寸相同：時，有：2025/4/16

3、延遲時間：通常假設輸入信號為理想的階躍信號的情況下，計算門的平均延遲時間：

2025/4/17二、連線延遲

在計算連線延遲時，我們用最簡單的RC網絡模型。考察節點Vi的時間響應：

2025/4/18

當網絡節點分得很密時，上式可寫成微分形式：

式中：r為單位長度電阻，c為單位長度電容。通常信號在連線上的傳播延遲時間可以用下式估算：

其中：l為連線長度，由于，l在連線延遲中起主要作用。為了減小延遲時間，可行的策略是在連線中加若干個Buffer。2025/4/19三、電路扇出延遲

邏輯門的輸出端所接的輸入門的個數稱為電路的扇出：Fout

對于電路扇出參數的主要限制是：2025/4/110

扇出端的負載等于每個輸入端的柵電容之和：

在電路設計中，如果一個反相器的扇出為N，即Fout=N。其驅動能力應提高N倍，才能獲得與其驅動一級門相同的延遲時間。否則它的上升及下降時間都會下降N倍。2025/4/111四、大電容負載驅動電路問題：一個門驅動非常大的負載時，會引起延遲的增大。要想在允許的門延遲時間內驅動大電容負載，只有提高，即增大W，將使柵面積L

W增大，管子的輸入電容（即柵電容）Cg也隨之增大，它相對于前一級又是一個大電容負載。如何解決這一問題呢？Mead和Conway論證了用逐級放大反相器構成的驅動電路可有效地解決驅動大電容負載問題。2025/4/112例如：設一個標準反相器：

如果不增加反相器的驅動能力，其延遲時間將增大27倍，即T=27tpd。2025/4/113逐級放大方法：為了保證輸出低電平Vol不變，而維持標準反相器的不變的條件下，逐級放大驅動管和負載管的寬長比，使每級放大的比例因子f相等。2025/4/114第二節功耗CMOS電路的功耗主要由兩部分組成：1、靜態功耗：由反向漏電流造成的功耗。2、動態功耗：由CMOS開關的瞬態電流和負載電容的充放電造成的功耗。2025/4/115一、CMOS功耗1、靜態功耗

CMOS在靜態時，P、N管只有一個導通。由于沒有Vdd到GND的直流通路，所以CMOS靜態功耗應當等于零。但在實際當中，由于存在反向漏電流：靜態功耗：其中：n為器件個數。2025/4/1162、動態功耗（1）假設輸入波形為理想的階躍波形

CMOS電路在“0”和“1”的轉換過程中，P、N管會同時導通，產生一個窄脈沖電流，由Vdd到GND。同時，對負載電容充電也需要電流。平均功耗為：2025/4/117（2）輸入為非理想的波形

另一種動態功耗稱為交變功耗PA，它是在輸入波形為非理想波形時，反相器處于輸入波形上升沿和下降沿的瞬間，負載管和驅動管會同時導通而引起的功耗。

交變電流的峰值，tr，tf為輸入信號的上升及下降延遲時間。總功耗：

P=Ps+Pd+PA2025/4/118二、漏源截止電流

對于增強型的MOS管，Vg<Vt時，由于PN結反向漏電流等原因造成的電流稱為截止電流，以Ioff表示。引起漏電的原因很多，下面僅介紹形成截止電流的幾個組成部分，以N管為例：2025/4/1191、PN結反向飽和電流I0

結，其中：A為PN結面積，D電子擴散系數，

Ln電子擴散長度，本征載流子濃度.2、耗盡層產生電流Ig

其中：Xd為耗盡層寬度，為少數載流子壽命。2025/4/1203、場開啟漏電流

MOS管的結構是金屬——氧化物——半導體，在有源區我們利用此結構來做MOS管。在場區，同樣也有可能存在這種結構，從而形成寄生的晶體管。例如：一條Al引線如果跨越了兩個相鄰的擴散區，那麼就會形成場開啟現象，產生場開啟電流。2025/4/121三、柵源直流輸入電阻

對于結構完整的熱生長SiO2，厚度在1500左右時，電阻可達以上。這樣高的輸入阻抗，使MOS電路具有很可貴的特性：（1）當一個MOS管驅動后面的MOS電路時，由于后面不取電流，所以靜態負載能力很強。（2）由于輸入阻抗很高，使柵極漏電流很小。在室溫下，Vds為零時，柵極漏電流一般只有左右。這樣可以將信息在輸入端的柵電容上暫存一定時間，這就為MOS動態電路創造了條件。2025/4/122四、直流導通電阻漏源電壓Vds與漏源電流Ids的比值稱為直流導通電阻Ron，即：1、非飽和區的直流導通電阻當Vds趨于零時，2025/4/1232、飽和區的直流導通電阻臨界飽和點：Vds=Vgs-Vt，即在臨界飽和點的直流導通電阻為線性區Vds=0時的直流導通電阻的兩倍：2025/4/124五、柵源擊穿電壓BVgs

對于熱生長的SiO2的臨界擊穿電場強度為，對于柵氧化層厚度，理論上允許的最大電壓為：2025/4/125六、漏源擊穿電壓BVds

晶體管出現溝道夾斷后，工作在飽和區，其電流Ids不隨Vds發生變化，出現恒流現象，但此時Vds不能任意加大，否則會發生漏源擊穿現象。2025/4/126

第四節CMOS電路的閘流（Latch-up）效應一、閘流效應的起因在CMOS芯片結構中，存在一條由Vdd到Vss

的寄生的P+/N/P/N+

的電流通路。這PNPN通路包含了三個PN結，形成了交叉耦合的一對PNP和NPN的雙極型晶體管。2025/4/127阱內有一個縱向NPN管，阱外有一個橫向NPN管，兩個晶體管的集電極各自驅動另一個管子的基極，構成正反饋回路。P阱中縱向NPN管的電流放大倍數

約為50-幾百，P阱外橫向PNP管的

大約為0.5-10。PNP管發射極P+與P阱之間的距離越小則

值越大。Rw和Rs為基極寄生電阻，阱電阻Rw的典型值為1K-20K之間，襯底電阻Rs的典型值在500-700

。如果兩個晶體管的電流放大倍數和基極寄生電阻Rw、Rs值太大，則很容易在外部噪聲的作用下，觸發閘流效應。2025/4/128二、閘流效應的控制防止和控制閘流效應需要從生產工藝和版圖設計兩方面著手。通常所采取的措施，其目標基本都是減小寄生晶體管的電流增益β和降低寄生晶體管的基射極分流電阻Rw、Rs。①減小β值：增加橫向PNP管的基極寬度，減小其電流放大倍數βpnp。2025/4/129②采用偽收集極