[21]。1.晶體管的匹配MOS晶體管的匹配是模擬電路中最常見的一種器件匹配。MOS管匹配需要遵循的基本原則：不能因為面積問題就使MOS管的尺寸過小，通常情況下，大尺寸的晶體管更容易匹配，其匹配度更高，溝道長度調制效應對長溝道的影響更小，使匹配更精確；使匹配的器件保持在同一方向，且靠近放置；采用二維ABBA的方式或者共質心對稱；要求精度匹配的器件，在周圍加虛擬器件，減少刻蝕帶來的影響，盡量使器件處在相同的周圍環境；匹配器件的電流流向要一致。2.電阻的匹配常用的Poly電阻、Metal電阻匹配時都需要遵循以下基本原則：當選用的電阻阻值不一致時，選擇一個中間值作為根器件，采用相同的長度、寬度以及相同的間距，以減小工藝誤差。保持器件方向一致，一般采用指狀交叉布局；電阻上面有走線的，一般要求高精度匹配。高精度匹配的電阻體上禁止走線，可以走線的電阻，盡量做到每個電阻段上看到的東西一致；電阻兩端均打上金屬通孔，使用金屬二及其以上的層次連接，以方便改版。3.電容的匹配電容匹配需要遵循的基本原則：盡量使用相同類型的電容、相同方向以及盡可能靠近；電容盡可能的為方形，避免長、寬差異過大；采用質心對稱布局，匹配電容的四周增加虛擬器件，目的是保證在刻蝕時器件周圍環境一致；匹配的電容上走金屬線會使噪聲增加，帶來耦合效應，所以應該盡量避免在電容上方走線；為了減少耦合帶來的影響會使電容盡量遠離大功率器件。4.3模擬版圖布局注意事項1.整體布局注意事項版圖設計不僅僅是將器件從電路庫里調用出來，連線，完成驗證那么簡單。它需要綜合考慮各方面的因素，除了工藝廠商提供的設計規則之外還應該注意信號噪聲、ESD考慮、寄生效應、面積等各方面的問題。所以，版圖設計必須根據生產過程中會遇到的問題進行合理的布局。好的版圖設計不僅會使芯片面積達到最小，成本降低，還會讓電路的性能達到最好。版圖設計首先從TOP層布局開始，先根據電路圖對版圖進行整體的布局，TOP層布局要注意的事項：首先確定PAD的位置，再根據PAD的位置來確定模塊的擺放及信號線輸入輸出方向；通過主要模塊的大小、形狀、功能以及模塊之間的相互影響確定整個布局，要盡可能保證走線較短、不要在模塊上走線；根據信號線的功能確定模塊的位置，模塊的方向應該與信號的流向一致，同時應該保證主信號走線簡單流暢，連線盡可能的短，走直線（拐彎處容易產生尖端放電）；不同模塊的電源線、地線應該分開，防止受到電流的干擾，電源線的寬度應該盡可能的大，一是為了使各個模塊供電充足，二是為了減少走線本身的寄生電阻；模塊與模塊之間要預留幾根金屬線的寬度，防止模塊之間沒有足夠的空間走線；提前考慮電源線、差分信號線、噪聲較大的信號線走線，預留足夠的空間，不要受最小尺寸的限制；電阻電容要遠離大功率管子，以免受到噪聲的干擾。2.不同類型信號線注意事項不同類型走線需要注意的事項：大電流走線的模塊首先需要確定設計規則中各個層次的電流密度值，確保整個大電流通路的過電流能力滿足設計要求，其次要保證足夠的線寬、contact孔和VIA孔個數，保證過電流能力，同時也能減小寄生電阻。大電流走線要避免直角，若有直角的話要做斜切角處理。噪聲信號線和敏感信號線要做屏蔽處理，同時要確保用于屏蔽的線連接關系是正確的，并且接在了電位上，以便高頻噪聲的泄放，禁止出現懸空狀態。3.寄生效應注意事項寄生效應是版圖設計面臨的很大的問題，有時電路圖的仿真值和版圖的仿真值相差較大，很大的原因就是因為器件中存在寄生效應。金屬與金屬之間、電流流過的地方、器件本身都會產生寄生效應。減少寄生電容的方法：盡量選用金屬層走線，并且走線的時候注意避開一些敏感線；減少寄生電阻：通過電流密度選擇合適的導線寬度。閂鎖效應和天線效應是版圖中最常見也是最嚴重的兩種寄生效應。閂鎖效應是由于電路中PMOS和NMOS距離較近形成了PNP和NPN三極管，觸發導通后在電源和地之間形成大電流通路的現象。閂鎖效應會導致電路無法工作、功能混亂甚至燒毀，所以經常會采取一些措施來預防閂鎖效應的產生：NMOS靠近地擺放，PMOS靠近電源擺放，通過增加PMOS和NMOS之間的間距來預防；加襯底接觸環，使大電流通過接觸環以后一部分流向地，一部分流向電路，以實現電流分流，避免大電流通過三極管正偏導通；對于能從PAD直接看到的MOS管或者電阻、模擬模塊內瞬間電流較大的MOS管或者電阻都需要加雙環進行保護，做好隔離。在芯片的生產過程中，會有電荷積累在晶體表面，暴露在外面的導體會吸收電荷導致電位增加，過高的電位會擊穿柵氧化層，導致電路失效，這種現象就是經常遇到的天線效應。一般情況下，金屬線和多晶硅越長，過多的電荷被收集就會導致電位增高，從而擊穿柵氧化層，使電路機制失效。隨著集成電路的發展，最小工藝的尺寸越來越小，金屬的層次也越來越多，天線效應發生的頻率也越來越高。版圖設計時一般會采用采用向上跳線法來解決天線效應的問題。4.4模擬版圖各模塊特殊細節的設計1.電流鏡電路圖中的電流鏡一共有兩對，第一個是誤差放大器中的M1,M2,第二個是帶隙基準源電路中的M8,M9,M10,M11，電流鏡不一定就是兩個MOS，M8,M9,M10,M11共源共柵，所以這四個MOS晶體管都是電流鏡，都需要匹配。電流鏡的匹配精度比差分對的匹配精度要低，所以一般都采用ABBA這種對稱的匹配方式。電流鏡的MOS管的S、D端如果是在匹配精度較高（如Cascode結構）的情況下，不可以隨便合并，并且要保證各個管子的S端和D端方向要一致。在管子個數過多，匹配精度要求不高時可以合并，但是一定要注意是有規律的合并，每個合并的單元保證是一樣的。電流鏡管子的周圍最好也要圍上環，防止其他模塊的噪聲干擾。2.差分對電路圖中M0,M1是一對差分對，差分對是版圖中匹配精度比較高的器件，為了達到高精度匹配不僅僅要保證器件對稱，還要保證信號線做到對稱，保證寄生參數的一致性。為了達到這種高精度的要求，一般采用質心匹配的方式。每個MOS管的周圍要放置虛擬器件，一般虛擬器件四端接同一電位。虛擬器件的作用是為了預防芯片刻蝕時出現刻蝕不足和刻蝕過度的情況，也是為了保證器件周圍環境一致。差分對要單獨用一個環隔開，為了是有更好的隔離度，不受其他模塊的干擾。3.靜電釋放在集成電路制造過程中，無意的接觸以及摩擦，使用過程中人體的靜電都有可能導致靜電釋放（ElectroStaticDischarge，ESD），并且隨著芯片尺寸的減小，ESD問題變得越來越常見，同時會導致芯片損壞，成為電路設計師和版圖工程師越來越重視的一個問題。圖中M4是調整管，因為調整管的寬長比較大，所以會有大電流通過，M4在版圖設計時需要做ESD處理，在M4管子的周圍圍上雙環。還有直接接PAD的MOS管、電阻和二極管也需要做ESD處理。4.5版圖整體布局首先根據器件的類型分為MOS管、電阻、電容。MOS管分為PMOS和NMOS。PMOS集中擺放，外面圍n_sub環，NMOS集中擺放，外面圍p_sub環。電阻周圍也要用虛擬器件，也是為了保證器件周圍環境一致，防止刻蝕不足和刻蝕過度。并且為了使整體的布局更加美觀，使最后的版圖盡量呈現規則的矩形，或者為了使連線更加順暢，電阻要分開布局，不能局限在一個環內，但是也要分別單獨圍環。電容采用的是MIM電容，MIM電容要注意的是要進行跳線，這里采用的是向上跳線法。其次就是金屬走線采用的是奇數金屬線走橫向，偶數金屬線走豎向，這樣使版圖既美觀又能保證走線流暢。版圖如下圖所示：圖4.1低功耗低壓差線性穩壓器版圖4.6版圖驗證隨著芯片集成度的提高以及芯片規模越來越大，需要驗證的方面越來越多，物理驗證變得尤為重要。物理驗證能夠在生產前檢查出錯誤，及時減少不必要的損失，也減少了流片失敗的風險。下面將介紹一下DRC驗證和LVS驗證的操作步驟及方法。1.DRC驗證DRC驗證用于版圖的設計規則檢查，如金屬線，多晶硅，有源區等層次的最小線寬、相同層次和不同層次之間的最小間距不可以小于設計規則里相對應的最小值。常見的最小間距：金屬一的最小間距是0.23；相同電位N阱之間的最小間距是1.4，不同電位之間的最小間距是0.6；有源區的最小間距0.28；以上都是在DRC驗證中容易遇到的間距錯誤，所以需要我們在畫版圖前記住常見的這幾個錯誤類型，但是有時候很多的連線在一起，有可能會忽略，所以需要借助DRC驗證來幫我們找到。DRC的驗證流程：首先先在CIW窗口導出.gds文檔，再在繪制界面中找到Calibre,設定Rules菜單欄：輸入驗證文件以及設定產生的運行文件的存放目錄。Input菜單欄中只需要輸入自己之前導出的.gds文件即可，這里要注意的是文件名稱的大小寫問題。操作完上述步驟點擊RunDRC，進行DRC驗證。這時會出現drc.result的窗口，可以雙擊錯誤類型，這時會在版圖里放大錯誤，根據錯誤類型一一修正。這時再重新導出一個.gds文件，重復上面的操作，直到沒有錯誤提示為止。圖4.2DRC驗證結果最后只剩下上圖中的一個錯誤，這個錯誤是金屬六的密度不夠，這個錯誤可以最后在TOP層進行修正，因為在模塊中解決這個錯誤，不確定金屬六放在哪，是否會影響TOP層連線。2.LVS驗證LVS驗證是將畫好的版圖與原理圖對比，可以保證兩者的邏輯性一致。LVS的驗證流程和DRC相似，只是LVS需要在CIW窗口再導出一個網表文件，一般以.spi做后綴，并且將該網表輸入到Input工具欄。運行LVS以后會出現lvs.result的窗口，大概會有這幾種錯誤類型：端口錯誤：有可能是沒打Lable，或者Pin的層次沒用對。連線錯誤：有可能是一條線連接了很多器件，有一部分沒連上，或者是兩條線相同的金屬層次交叉。連線錯誤是最常見的一種錯誤類型，也是最容易犯錯的地方，這就要求我們平時連線要仔細。器件不匹配：有可能是我們調用器件的時候參數搞錯或者也有可能是連線錯誤導致系統沒認出。性質錯誤：需要我們去網表里修改器件類型。圖11LVS驗證結果結論本論文所設計的低功耗低壓差線性穩壓器的電路以及版圖都是在Cadence軟件上操作的，采用的是TSMC180nm1P6M工藝。本論文首先說明了線性穩壓器的背景及意義，以及在國內外的發展，LDO因為具有結構簡單、低噪聲、低功耗等特點，在電源管理市場具有很好的發展前景，因此對線性穩壓器的研究具有十分重要的研究價值以及應用價值。首先從線性穩壓器的工作原理開始，線性穩壓器就是一個電源管理器，因為能夠穩定的輸出電壓被廣泛應用。對線性穩壓器的一些性能參數進行了說明，為后面的各個模塊的電路設計做了參考，模塊都要基于性能參數的提高來設計。接著對線性穩壓器的整體結構進行了研究以及對各模塊如帶隙基準源電路、誤差放大器、保護電路、調整晶體管、反饋和頻率補償網絡進行分析，設計出了LDO的整體電路圖。本設計的重點在于低功耗，為了實現這個目標，本論文在帶隙基準源部分通過設計啟動電路來降低電路的靜態電流，使電路的功耗降低。調整管部分選擇了PMOS晶體管，因為其飽和電壓較低，通過采用PMOS管實現低壓差、低功耗。誤差放大器采用二級放大，保證電路的穩定性。最后采用ADE仿真，實現了差值在100mV以內，實現了低壓差。電路的