Modelsim的功能仿真和時序仿真FPGA設計流程包括設計輸入，仿真，綜合，生成，板級驗證等很多階段。在整個設計流程中，完成設計輸入并成功進行編譯僅能說明設計符合一定的語法規范，并不能說明設計功能的正確性，這時就需要通過仿真對設計進行驗證。在FPGA設計中，仿真一般分為功能仿真(前仿真)和時序仿真(后仿真)。功能仿真又叫邏輯仿真，是指在不考慮器件延時和布線延時的理想情況下對源代碼進行邏輯功能的驗證;而時序仿真是在布局布線后進行，它與特定的器件有關，又包含了器件和布線的延時信息，主要驗證程序在目標器件中的時序關系。在有些開發環境中，如XilinxISE中，除了上述的兩種基本仿真外，還包括綜合后仿真，轉換(post-translate)仿真，映射后(post-map)仿真等，這樣做完每一步都可進行仿真驗證，從而保證設計的正確性。ModelSim是MentorGraphics子公司MentorTechnology的產品，是當今最通用的FPGA仿真器之一。ModelSim功能強大，它支持FPGA設計的各個階段的仿真，不僅支持VHDL仿真，Verilog仿真，而且支持VHDL和Verilog混合仿真。它不僅能做仿真，還能夠對程序進行調試，測試代碼覆蓋率，對波形進行比較等。ModelSim有很多版本，像ModelSim/SE是首要版本，除此之外還有ModelSim/XE和ModelSim/AE，分別是為Xilinx公司和Altera公司提供的OEM版，其中已包含各公司的庫文件，故用特定公司OEM版進行仿真時就不需編譯該公司的庫了。用ModelSim進行功能仿真進行功能仿真首先要檢查設計的語法是否正確;其次檢查代碼是否達到設計的功能要求。下文主要介紹仿真步驟和測試激勵的加載。仿真步驟(1)建立庫并映射庫到物理目錄因為用ModelSim進行仿真是建立在仿真庫的基礎上的(此處進行的是功能仿真，因而不用編譯特定廠商的庫)，所以首先要建立庫并把庫映射到實際的物理路徑。通常用戶編譯的文件都放在work庫中，所以必須先建立work庫。有兩種方法建立并映射庫，第一種方法是通過圖形界面，在菜單Design→CreateaNewLibrary彈出對話框，如圖1所示。在LibraryName中輸入work，如果建立其它庫，可以輸入其它名字。LibraryMapto是映射的物理路徑。第二種方法是用命令行的形式，建立庫用ModelSim>vlib<庫名>，映射庫用ModelSim>vmap，如建立并映射庫work，就可以在ModelSim主窗口命令提示符下輸入vlibworkvmapworkwork(2)編譯源代碼該步驟主要檢查源文件的語法錯誤。實現方法有兩種，一是通過菜單Design→Compile，出現選擇源文件對話框，選擇要編譯的源文件，編譯即可;二是通過命令行方式，這一步對于VHDL和Verilog所使用的命令是不一樣的，對于VHDL代碼用vcom-work.vhd.vhd，對于Verilog代碼用vlog-work.v.v，文件按出現的先后順序編譯，且支持增量編譯。編譯后的文件會放在缺省當前work庫中。(3)啟動仿真器該步驟主要是把所有仿真的文件加載到當前的仿真環境中。實現的方法兩種，一是通過菜單Design→LoadDesign，出現加載對話框，選擇要仿真的程序即可;二是通過命令行的形式vsim-lib，這條命令對于VHDL和Verilog都一樣。(4)執行仿真該步驟是正式執行仿真了，在仿真前最重要的一個步驟就是加載激勵，如要對下面的加法器進行仿真，加法器實體說明如下：entityAddisport(D1:instd_logic_vector(7downto0);--輸入D2:instd_logic_vector(7downto0);--輸入D0:outstd_logic_vector(7downto0);--輸出CE:instd_logic;-使能，低有效Clk:instd_logic);--時鐘endAdd;測試激勵的加載激勵的加載有四種方法：(1)命令行方式這種方法是通過在命令行下直接輸入命令給信號加載激勵，然后進行仿真。如要對上面的加法器進行仿真，則輸入如下命令：Vsim–tpswork.add//加載work庫中的實體add，時間分辨率為psAddwave–hexD1Addwave–hexD2Addwave–hexD0AddwaveceAddwaveclk//把信號加載到波形窗口，hex表示以16進制顯示Forcece0//對ce加激勵為0Forceclk00，125–r50//對clk加載激勵ForceD116#2//對D1加載16進制數2ForceD216#1//對D2加載16進制數1Run100//運行100個時間單位如果要仿真其它數據，在命令行中改變激勵就可以了，仿真的結果如圖2所示。(2)宏文件法這種方法相當于