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文檔簡介

組合邏輯電路

組合邏輯電路組合邏輯電路的分析組合邏輯電路的設計常用MSI組合邏輯器件及應用組合邏輯電路中的競爭與冒險組合邏輯電路的分析

所謂邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的邏輯關系，并指出電路的邏輯功能。分析過程一般按下列步驟進行：①根據給定的邏輯電路，從輸入端開始，逐級推導出輸出端的邏輯函數表達式。②根據輸出函數表達式列出真值表。③用文字概括出電路的邏輯功能。【例4-1】分析圖4-2所示組合邏輯電路的邏輯功能。解：根據給出的邏輯圖，逐級推導出輸出端的邏輯函數表達式：表4-1例4-1真值表ABCF00000101001110010111011100010111

由真值表可以看出，在三個輸入變量中，只要有兩個或兩個以上的輸入變量為1，則輸出函數F為1，否則為0，它表示了一種“少數服從多數”的邏輯關系。因此可以將該電路概括為：三變量多數表決器。【例4-2】分析圖4-3(a)所示電路，指出該電路的邏輯功能。圖4-3例4-2電路(a)一位全加器；(b)一位全加器符號解：

①寫出函數表達式。②列真值表。AiBiCiCi+1Si0000010100111001011101110001011001101011表4-2例4-2真值表③分析功能。由真值表可見，當三個輸入變量Ai、Bi、Ci中有一個為1或三個同時為1時，輸出Si=1，而當三個變量中有兩個或兩個以上同時為1時，輸出Ci+1=1，它正好實現了Ai、Bi、Ci三個一位二進制數的加法運算功能，這種電路稱為一位全加器。其中，Ai、Bi分別為兩個一位二進制數相加的被加數、加數，Ci為低位向本位的進位，Si為本位和，Ci+1是本位向高位的進位。一位全加器的符號如圖4-3(b)所示。如果不考慮低位來的進位，即Ci=0，則這樣的電路稱為半加器，其真值表和邏輯電路分別如表4-3和圖4-4所示。表4-3半加器真值表Ai

BiCi+1Si0001101100010110圖4-4半加器4.2組合邏輯電路的設計

工程上的最佳設計，通常需要用多個指標去衡量，主要考慮的問題有以下幾個方面：①所用的邏輯器件數目最少，器件的種類最少，且器件之間的連線最簡單。這樣的電路稱“最小化”電路。②滿足速度要求，應使級數盡量少，以減少門電路的延遲。③功耗小，工作穩定可靠。

上述“最佳化”是從滿足工程實際需要提出的。顯然，“最小化”電路不一定是“最佳化”電路，必須從經濟指標和速度、功耗等多個指標綜合考慮，才能設計出最佳電路。組合邏輯電路可以采用小規模集成電路實現，也可以采用中規模集成

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