PCB設(shè)計(jì)技巧百問解答1、如何選擇PCB板材？

選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平穩(wěn)點(diǎn)。設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)專門高速的PCB板子(大于GHz的頻率)時這材質(zhì)咨詢題會比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個GHz的頻率時的介質(zhì)損(dielectricloss)會對信號衰減有專門大的阻礙，可能就不合用。就電氣而言，要注意介電常數(shù)(dielectricconstant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。2、如何幸免高頻干擾？

幸免高頻干擾的差不多思路是盡量降低高頻信號電磁場的干擾，也確實(shí)是所謂的串?dāng)_(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加groundguard/shunttraces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。3、在高速設(shè)計(jì)中，如何解決信號的完整性咨詢題？

信號完整性差不多上是阻抗匹配的咨詢題。而阻礙阻抗匹配的因素有信號源的架構(gòu)和輸出阻抗(outputimpedance)，走線的特性阻抗，負(fù)載端的特性，走線的拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。4、差分布線方式是如何實(shí)現(xiàn)的？

差分對的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也確實(shí)是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一樣往常者side-by-side實(shí)現(xiàn)的方式較多。5、關(guān)于只有一個輸出端的時鐘信號線，如何實(shí)現(xiàn)差分布線？

要用差分布線一定是信號源和接收端也差不多上差分信號才有意義。因此對只有一個輸出端的時鐘信號是無法使用差分布線的。6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加,其值應(yīng)等于差分阻抗的值。如此信號品質(zhì)會好些。7、為何差分對的布線要靠近且平行？

對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫小Ｋ^適當(dāng)?shù)目拷且驗(yàn)檫@間距會阻礙到差分阻抗(differentialimpedance)的值,此值是設(shè)計(jì)差分對的重要參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦浴Ｈ魞删€忽遠(yuǎn)忽近,差分阻抗就會不一致,就會阻礙信號完整性(signalintegrity)及時刻延遲(timingdelay)。8、如何處理實(shí)際布線中的一些理論沖突的咨詢題

1.差不多上,將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有分割的地點(diǎn)(moat),還有不要讓電源和信號的回流電流路徑(returningcurrentpath)變太大。2.晶振是模擬的正反饋振蕩電路,要有穩(wěn)固的振蕩信號,必須滿足loopgain與phase的規(guī)范,而這模擬信號的振蕩規(guī)范專門容易受到干擾,即使加groundguardtraces可能也無法完全隔離干擾。而且離的太遠(yuǎn),地平面上的噪聲也會阻礙正反饋振蕩電路。因此,一定要將晶振和芯片的距離進(jìn)可能靠近。3.確實(shí)高速布線與EMI的要求有專門多沖突。但差不多原則是因EMI所加的電阻電容或ferritebead,不能造成信號的一些電氣特性不符合規(guī)范。因此,最好先用安排走線和PCB疊層的技巧來解決或減少EMI的咨詢題,如高速信號走內(nèi)層。最后才用電阻電容或ferritebead的方式,以降低對信號的損害。9、如何解決高速信號的手工布線和自動布線之間的矛盾？

現(xiàn)在較強(qiáng)的布線軟件的自動布線器大部分都有設(shè)定約束條件來操縱繞線方式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時相差甚遠(yuǎn)。例如,是否有足夠的約束條件操縱蛇行線(serpentine)曲折的方式,能否操縱差分對的走線間距等。這會阻礙到自動布線出來的走線方式是否能符合設(shè)計(jì)者的方法。另外,手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。例如,走線的推擠能力,過孔的推擠能力,甚至走線對敷銅的推擠能力等等。因此,選擇一個繞線引擎能力強(qiáng)的布線器,才是解決之道。11、在高速PCB設(shè)計(jì)中，信號層的空白區(qū)域能夠敷銅，而多個信號層的敷銅在接地和接電源上應(yīng)如何分配？

一樣在空白區(qū)域的敷銅絕大部分情形是接地。只是在高速信號線旁敷銅時要注意敷銅與信號線的距離，因?yàn)樗蟮你~會降低一點(diǎn)走線的特性阻抗。也要注意不要阻礙到它層的特性阻抗，例如在dualstripline的結(jié)構(gòu)時。12、是否能夠把電源平面上面的信號線使用微帶線模型運(yùn)算特性阻抗？電源和地平面之間的信號是否能夠使用帶狀線模型運(yùn)算？

是的，在運(yùn)算特性阻抗時電源平面跟地平面都必須視為參考平面。例如四層板:頂層-電源層-地層-底層，這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。13、在高密度印制板上通過軟件自動產(chǎn)生測試點(diǎn)一樣情形下能滿足大批量生產(chǎn)的測試要求嗎？

一樣軟件自動產(chǎn)生測試點(diǎn)是否滿足測試需求必須看對加測試點(diǎn)的規(guī)范是否符合測試機(jī)具的要求。另外，如果走線太密且加測試點(diǎn)的規(guī)范比較嚴(yán)，則有可能沒方法自動對每段線都加上測試點(diǎn)，因此，需要手動補(bǔ)齊所要測試的地點(diǎn)。14、添加測試點(diǎn)會可不能阻礙高速信號的質(zhì)量？

至于會可不能阻礙信號質(zhì)量就要看加測試點(diǎn)的方式和信號到底多快而定。差不多上外加的測試點(diǎn)(不用線上既有的穿孔(viaorDIPpin)當(dāng)測試點(diǎn))可能加在線上或是從線上拉一小段線出來。前者相當(dāng)因此加上一個專門小的電容在線上，后者則是多了一段分支。這兩個情形都會對高速信號多多少少會有點(diǎn)阻礙，阻礙的程度就跟信號的頻率速度和信號緣變化率(edgerate)有關(guān)。阻礙大小可透過仿真得知。原則上測試點(diǎn)越小越好(因此還要滿足測試機(jī)具的要求)分支越短越好。15、若干PCB組成系統(tǒng)，各板之間的地線應(yīng)如何連接？

各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子(此為Kirchoffcurrentlaw)。這地層上的電流會找阻抗最小的地點(diǎn)流回去。因此，在各個不管是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗，如此能夠降低地層上的噪聲。另外，也能夠分析整個電流環(huán)路，專門是電流較大的部分，調(diào)整地層或地線的接法，來操縱電流的走法(例如，在某處制造低阻抗，讓大部分的電流從那個地點(diǎn)走)，降低對其它較敏銳信號的阻礙。16、能介紹一些國外關(guān)于高速PCB設(shè)計(jì)的技術(shù)書籍和資料嗎？

現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和運(yùn)算機(jī)等有關(guān)領(lǐng)域。在通信網(wǎng)路方面，PCB板的工作頻率已達(dá)GHz上下，迭層數(shù)就我所知有到40層之多。運(yùn)算機(jī)有關(guān)應(yīng)用也因?yàn)樾酒倪M(jìn)步，不管是一樣的PC或服務(wù)器(Server)，板子上的最高工作頻率也差不多達(dá)到400MHz(如Rambus)以上。因應(yīng)這高速高密度走線需求，盲埋孔(blind/buriedvias)、mircrovias及build-up制程工藝的需求也慢慢越來越多。這些設(shè)計(jì)需求都有廠商可大量生產(chǎn)。以下提供幾本不錯的技術(shù)書籍：1.HowardW.Johnson，“High-SpeedDigitalDesign–AHandbookofBlackMagic”；2.StephenH.Hall，“High-SpeedDigitalSystemDesign”；3.BrianYang，“DigitalSignalIntegrity”；4.DooglasBrook，“IntegrityIssuesandprintedCircuitBoardDesign”。17、兩個常被參考的特性阻抗公式：

a.微帶線(microstrip)Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)]其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質(zhì)的介電常數(shù)(dielectricconstant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情形才能應(yīng)用。b.帶狀線(stripline)Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]}其中，H為兩參考平面的距離，同時走線位于兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情形才能應(yīng)用。18、差分信號線中間可否加地線？

差分信號中間一樣是不能加地線。因?yàn)椴罘中盘柕膽?yīng)用原理最重要的一點(diǎn)便是利用差分信號間相互耦合(coupling)所帶來的好處，如fluxcancellation，抗噪聲(noiseimmunity)能力等。若在中間加地線，便會破壞耦合效應(yīng)。19、剛?cè)岚逶O(shè)計(jì)是否需要專用設(shè)計(jì)軟件與規(guī)范？國內(nèi)何處能夠承接該類電路板加工？

能夠用一樣設(shè)計(jì)PCB的軟件來設(shè)計(jì)柔性電路板(FlexiblePrintedCircuit)。一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一樣PCB不同，各個廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補(bǔ)強(qiáng)。至于生產(chǎn)的廠商可上網(wǎng)“FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該能夠找到。20、適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？

選擇PCB與外殼接地點(diǎn)選擇的原則是利用chassisground提供低阻抗的路徑給回流電流(returningcurrent)及操縱此回流電流的路徑。例如，通常在高頻器件或時鐘產(chǎn)生器鄰近能夠借固定用的螺絲將PCB的地層與chassisground做連接，以盡量縮小整個電流回路面積，也就減少電磁輻射。21、電路板DEBUG應(yīng)從那幾個方面著手？

就數(shù)字電路而言，第一先依序確定三件情況：1.確認(rèn)所有電源值的大小均達(dá)到設(shè)計(jì)所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快慢有某種規(guī)范。2.確認(rèn)所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)(non-monotonic)的咨詢題。3.確認(rèn)reset信號是否達(dá)到規(guī)范要求。這些都正常的話，芯片應(yīng)該要發(fā)出第一個周期(cycle)的信號。接下來按照系統(tǒng)運(yùn)作原理與busprotocol來debug。22、在電路板尺寸固定的情形下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提升PCB的走線密度，然而如此有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時走線過細(xì)也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設(shè)計(jì)中的技巧?

在設(shè)計(jì)高速高密度PCB時，串?dāng)_(crosstalkinterference)確實(shí)是要專門注意的，因?yàn)樗鼘r序(timing)與信號完整性(signalintegrity)有專門大的阻礙。以下提供幾個注意的地點(diǎn)：1.操縱走線特性阻抗的連續(xù)與匹配。2.走線間距的大小。一樣常看到的間距為兩倍線寬。能夠透過仿真來明白走線間距對時序及信號完整性的阻礙，找出可容忍的最小間距。不同芯片信號的結(jié)果可能不同。3.選擇適當(dāng)?shù)亩私臃绞健?.幸免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因?yàn)檫@種串?dāng)_比同層相鄰走線的情形還大。5.利用盲埋孔(blind/buriedvia)來增加走線面積。然而PCB板的制作成本會增加。在實(shí)際執(zhí)行時確實(shí)專門難達(dá)到完全平行與等長，只是依舊要盡量做到。除此以外，能夠預(yù)留差分端接和共模端接，以緩和對時序與信號完整性的阻礙。23、模擬電源處的濾波經(jīng)常是用LC電路。然而什么緣故有時LC比RC濾波成效差？

LC與RC濾波成效的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當(dāng)。因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波成效可能不如RC。然而，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承擔(dān)的功率。24、濾波時選用電感，電容值的方法是什么？

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時電流的反應(yīng)能力。如果LC的輸出端會有機(jī)會需要瞬時輸出大電流，則電感值太大會阻礙此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripplenoise)。電容值則和所能容忍的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL也會有阻礙。另外，如果這LC是放在開關(guān)式電源(switchingregulationpower)的輸出端時，還要注意此LC所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)對負(fù)反饋操縱(negativefeedbackcontrol)回路穩(wěn)固度的阻礙。25、如何盡可能的達(dá)到EMC要求，又不致造成太大的成本壓力？

PCB板上會因EMC而增加的成本通常是因增加地層數(shù)目以增強(qiáng)屏蔽效應(yīng)及增加了ferritebead、choke等抑制高頻諧波器件的緣故。除此之外，通常依舊需搭配其它機(jī)構(gòu)上的屏蔽結(jié)構(gòu)才能使整個系統(tǒng)通過EMC的要求。以下僅就PCB板的設(shè)計(jì)技巧提供幾個降低電路產(chǎn)生的電磁輻射效應(yīng)。1、盡可能選用信號斜率(slewrate)較慢的器件，以降低信號所產(chǎn)生的高頻成分。2、注意高頻器件擺放的位置，不要太靠近對外的連接器。3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(returncurrentpath)，以減少高頻的反射與輻射。4、在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由系脑肼暋ｉT注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計(jì)所需。5、對外的連接器鄰近的地可與地層做適當(dāng)分割，并將連接器的地就近接到chassisground。6、可適當(dāng)運(yùn)用groundguard/shunttraces在一些專門高速的信號旁。但要注意guard/shunttraces對走線特性阻抗的阻礙。7、電源層比地層內(nèi)縮20H，H為電源層與地層之間的距離。26、當(dāng)一塊PCB板中有多個數(shù)/模功能塊時，常規(guī)做法是要將數(shù)/模地分開，緣故何在？

將數(shù)/模地分開的緣故是因?yàn)閿?shù)字電路在高低電位切換時會在電源和地產(chǎn)生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又專門接近，則即使數(shù)模信號不交叉，模擬的信號依舊會被地噪聲干擾。也確實(shí)是講數(shù)模地不分割的方式只能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時使用。27、另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情形下，整個PCB板地不做分割，數(shù)/模地都連到那個地平面上。道理何在？

數(shù)模信號走線不能交叉的要求是因?yàn)樗俣壬钥斓臄?shù)字信號其返回電流路徑(returncurrentpath)會盡量沿著走線的下方鄰近的地流回?cái)?shù)字信號的源頭，若數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會顯現(xiàn)在模擬電路區(qū)域內(nèi)。28、在高速PCB設(shè)計(jì)原理圖設(shè)計(jì)時，如何考慮阻抗匹配咨詢題？

在設(shè)計(jì)高速PCB電路時，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方式有絕對的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/doublestripline)，與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會阻礙走線的特性阻抗值。也確實(shí)是講要在布線后才能確定阻抗值。一樣仿真軟件會因線路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情形，這時候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走線阻抗不連續(xù)的效應(yīng)。真正全然解決咨詢題的方法依舊布線時盡量注意幸免阻抗不連續(xù)的發(fā)生。29、哪里能提供比較準(zhǔn)確的IBIS模型庫？

IBIS模型的準(zhǔn)確性直截了當(dāng)阻礙到仿確實(shí)結(jié)果。差不多上IBIS可看成是實(shí)際芯片I/Obuffer等效電路的電氣特性資料，一樣可由SPICE模型轉(zhuǎn)換而得(亦可采納測量，但限制較多)，而SPICE的資料與芯片制造有絕對的關(guān)系，因此同樣一個器件不同芯片廠商提供，其SPICE的資料是不同的，進(jìn)而轉(zhuǎn)換后的IBIS模型內(nèi)之資料也會隨之而異。也確實(shí)是講，如果用了A廠商的器件，只有他們有能力提供他們器件準(zhǔn)確模型資料，因?yàn)闆]有其它人會比他們更清晰他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準(zhǔn)確，只能持續(xù)要求該廠商改進(jìn)才是全然解決之道。30、在高速PCB設(shè)計(jì)時，設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢？

一樣EMI/EMC設(shè)計(jì)時需要同時考慮輻射(radiated)與傳導(dǎo)(conducted)兩個方面.前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(<30MHz).因此不能只注意高頻而忽略低頻的部分.一個好的EMI/EMC設(shè)計(jì)必須一開始布局時就要考慮到器件的位置,PCB迭層的安排,重要聯(lián)機(jī)的走法,器件的選擇等,如果這些沒有事前有較佳的安排,事后解決則會事倍功半,增加成本.例如時鐘產(chǎn)生器的位置盡量不要靠近對外的連接器,高速信號盡量走內(nèi)層并注意特性阻抗匹配與參考層的連續(xù)以減少反射,器件所推的信號之斜率(slewrate)盡量小以減低高頻成分,選擇去耦合(decoupling/bypass)電容時注意其頻率響應(yīng)是否符合需求以降低電源層噪聲.另外,注意高頻信號電流之回流路徑使其回路面積盡量小(也確實(shí)是回路阻抗loopimpedance盡量小)以減少輻射.還能夠用分割地層的方式以操縱高頻噪聲的范疇.最后,適當(dāng)?shù)倪x擇PCB與外殼的接地點(diǎn)(chassisground)。31、如何選擇EDA工具？

目前的pcb設(shè)計(jì)軟件中，熱分析都不是強(qiáng)項(xiàng)，因此并不建議選用，其它的功能1.3.4能夠選擇PADS或Cadence性能價格比都不錯。PLD的設(shè)計(jì)的初學(xué)者能夠采納PLD芯片廠家提供的集成環(huán)境，在做到百萬門以上的設(shè)計(jì)時能夠選用單點(diǎn)工具。32、請舉薦一種適合于高速信號處理和傳輸?shù)腅DA軟件。

常規(guī)的電路設(shè)計(jì)，INNOVEDA的PADS就專門不錯，且有配合用的仿真軟件，而這類設(shè)計(jì)往往占據(jù)了70%的應(yīng)用場合。在做高速電路設(shè)計(jì)，模擬和數(shù)字混合電路，采納Cadence的解決方案應(yīng)該屬于性能價格比較好的軟件，因此Mentor的性能依舊專門不錯的，專門是它的設(shè)計(jì)流程治理方面應(yīng)該是最為優(yōu)秀的。（大唐電信技術(shù)專家王升）33、對PCB板各層含義的講明

Topoverlay----頂層器件名稱，也叫topsilkscreen或者topcomponentlegend,例如R1C5,IC10.bottomoverlay----同理multilayer-----如果你設(shè)計(jì)一個4層板，你放置一個freepadorvia,定義它作為multilay那么它的pad就會自動顯現(xiàn)在4個層上，如果你只定義它是toplayer,那么它的pad就會只顯現(xiàn)在頂層上。34、2G以上高頻PCB設(shè)計(jì)，走線,排版,應(yīng)重點(diǎn)注意哪些方面？

2G以上高頻PCB屬于射頻電路設(shè)計(jì)，不在高速數(shù)字電路設(shè)計(jì)討論范疇內(nèi)。而射頻電路的布局（layout)和布線（routing)應(yīng)該和原理圖一起考慮的，因?yàn)椴季植季€都會造成分布效應(yīng)。而且，射頻電路設(shè)計(jì)一些無源器件是通過參數(shù)化定義，專門形狀銅箔實(shí)現(xiàn)，因此要求EDA工具能夠提供參數(shù)化器件，能夠編輯專門形狀銅箔。Mentor公司的boardstation中有專門的RF設(shè)計(jì)模塊，能夠滿足這些要求。而且，一樣射頻設(shè)計(jì)要求有專門射頻電路分析工具，業(yè)界最聞名的是agilent的eesoft，和Mentor的工具有專門好的接口。35、2G以上高頻PCB設(shè)計(jì)，微帶的設(shè)計(jì)應(yīng)遵循哪些規(guī)則?

射頻微帶線設(shè)計(jì)，需要用三維場分析工具提取傳輸線參數(shù)。所有的規(guī)則應(yīng)該在那個場提取工具中規(guī)定。36、關(guān)于全數(shù)字信號的PCB，板上有一個80MHz的鐘源。除了采納絲網(wǎng)（接地）外，為了保證有足夠的驅(qū)動能力，還應(yīng)該采納什么樣的電路進(jìn)行愛護(hù)？

確保時鐘的驅(qū)動能力，不應(yīng)該通過愛護(hù)實(shí)現(xiàn)，一樣采納時鐘驅(qū)動芯片。一樣擔(dān)憂時鐘驅(qū)動能力，是因?yàn)槎鄠€時鐘負(fù)載造成。采納時鐘驅(qū)動芯片，將一個時鐘信號變成幾個，采納點(diǎn)到點(diǎn)的連接。選擇驅(qū)動芯片，除了保證與負(fù)載差不多匹配，信號沿滿足要求（一樣時鐘為沿有效信號），在運(yùn)算系統(tǒng)時序時，要算上時鐘在驅(qū)動芯片內(nèi)時延。37、如果用單獨(dú)的時鐘信號板，一樣采納什么樣的接口，來保證時鐘信號的傳輸受到的阻礙小？

時鐘信號越短，傳輸線效應(yīng)越小。采納單獨(dú)的時鐘信號板，會增加信號布線長度。而且單板的接地供電也是咨詢題。如果要長距離傳輸，建議采納差分信號。LVDS信號能夠滿足驅(qū)動能力要求，只是您的時鐘不是太快，沒有必要。38、27M,SDRAM時鐘線（80M-90M），這些時鐘線二三次諧波剛好在VHF波段，從接收端高頻竄入后干擾專門大。除了縮短線長以外，還有那些好方法？

如果是三次諧波大，二次諧波小，可能因?yàn)樾盘栒伎毡葹?0%，因?yàn)檫@種情形下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，關(guān)于如果是單向的時鐘信號，一樣采納源端串聯(lián)匹配。如此能夠抑制二次反射，但可不能阻礙時鐘沿速率。源端匹配值，能夠采納下圖公式得到。39、什么是走線的拓?fù)浼軜?gòu)？

Topology,有的也叫routingorder.關(guān)于多端口連接的網(wǎng)絡(luò)的布線次序。40、如何樣調(diào)整走線的拓?fù)浼軜?gòu)來提升信號的完整性？

這種網(wǎng)絡(luò)信號方向比較復(fù)雜，因?yàn)閷蜗颍p向信號，不同電平種類信號，拓樸阻礙都不一樣，專門難講哪種拓樸對信號質(zhì)量有利。而且作前仿真時，采納何種拓樸對工程師要求專門高，要求對電路原理，信號類型，甚至布線難度等都要了解。41、如何樣通過安排迭層來減少EMI咨詢題？

第一，EMI要從系統(tǒng)考慮，單憑PCB無法解決咨詢題。層疊對EMI來講，我認(rèn)為要緊是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當(dāng)比電源層外延，對抑制共模干擾有好處。42、為何要鋪銅？

一樣鋪銅有幾個方面緣故。１，EMC.關(guān)于大面積的地或電源鋪銅，會起到屏蔽作用，有些專門地，如PGND起到防護(hù)作用。２，PCB工藝要求。一樣為了保證電鍍成效，或者層壓不變形，關(guān)于布線較少的PCB板層鋪銅。３，信號完整性要求，給高頻數(shù)字信號一個完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線。因此還有散熱，專門器件安裝要求鋪銅等等緣故。43、在一個系統(tǒng)中，包含了dsp和pld，請咨詢布線時要注意哪些咨詢題呢？

看你的信號速率和布線長度的比值。如果信號在傳輸線上的時延和信號變化沿時刻可比的話，就要考慮信號完整性咨詢題。另外關(guān)于多個DSP，時鐘，數(shù)據(jù)信號走線拓普也會阻礙信號質(zhì)量和時序，需要關(guān)注。45、什么是“信號回流路徑”？

信號回流路徑,即returncurrent。高速數(shù)字信號在傳輸時，信號的流向是從驅(qū)動器沿PCB傳輸線到負(fù)載，再由負(fù)載沿著地或電源通過最短路徑返回驅(qū)動器端。那個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson在他的書中講明，高頻信號傳輸，實(shí)際上是對傳輸線與直流層之間包夾的介質(zhì)電容充電的過程。SI分析的確實(shí)是那個圍場的電磁特性，以及他們之間的耦合。46、如何對接插件進(jìn)行SI分析？

在IBIS3.2規(guī)范中，有關(guān)于接插件模型的描述。一樣使用EBD模型。如果是專門板，如背板，需要SPICE模型。也能夠使用多板仿真軟件（HYPERLYNX或IS_multiboard），建立多板系統(tǒng)時，輸入接插件的分布參數(shù)，一樣從接插件手冊中得到。因此這種方式會不夠精確，但只要在可同意范疇內(nèi)即可。47、請咨詢端接的方式有哪些？

端接（terminal）,也稱匹配。一樣按照匹配位置分有源端匹配和終端匹配。其中源端匹配一樣為電阻串聯(lián)匹配，終端匹配一樣為并聯(lián)匹配，方式比較多，有電阻上拉，電阻下拉，戴維南匹配，AC匹配，肖特基二極管匹配。48、采納端接（匹配）的方式是由什么因素決定的？

匹配采納方式一樣由BUFFER特性，拓普情形，電平種類和判決方式來決定，也要考慮信號占空比，系統(tǒng)功耗等。49、采納端接（匹配）的方式有什么規(guī)則？

數(shù)字電路最關(guān)鍵的是時序咨詢題，加匹配的目的是改善信號質(zhì)量，在判決時刻得到能夠確定的信號。關(guān)于電平有效信號，在保證建立、保持時刻的前提下，信號質(zhì)量穩(wěn)固；對延有效信號，在保證信號延單調(diào)性前提下，信號變化延速度滿足要求。MentorICX產(chǎn)品教材中有關(guān)于匹配的一些資料。另外《HighSpeedDigitaldesignahandbookofblackmagic》有一章專門對terminal的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。50、能否利用器件的IBIS模型對器件的邏輯功能進(jìn)行仿真？如果不能，那么如何進(jìn)行電路的板級和系統(tǒng)級仿真？

IBIS模型是行為級模型，不能用于功能仿真。功能仿真，需要用SPICE模型，或者其他結(jié)構(gòu)級模型。免串?dāng)_？

變化的信號（例如階躍信號）沿傳輸線由A到B傳播，傳輸線C-D上會產(chǎn)生耦合信號，變化的信號一旦終止也確實(shí)是信號復(fù)原到穩(wěn)固的直流電平常，耦合信號也就不存在了，因此串?dāng)_僅發(fā)生在信號跳變的過程當(dāng)中，同時信號沿的變化（轉(zhuǎn)換率）越快，產(chǎn)生的串?dāng)_也就越大。空間中耦合的電磁場能夠提取為許多耦合電容和耦合電感的集合，其中由耦合電容產(chǎn)生的串?dāng)_信號在受害網(wǎng)絡(luò)上能夠分成前向串?dāng)_和反向串?dāng)_Sc，那個兩個信號極性相同；由耦合電感產(chǎn)生的串?dāng)_信號也分成前向串?dāng)_和反向串?dāng)_SL，這兩個信號極性相反。耦合電感電容產(chǎn)生的前向串?dāng)_和反向串?dāng)_同時存在，同時大小幾乎相等，如此，在受害網(wǎng)絡(luò)上的前向串?dāng)_信號由于極性相反，相互抵消，反向串?dāng)_極性相同，疊加增強(qiáng)。串?dāng)_分析的模式通常包括默認(rèn)模式，三態(tài)模式和最壞情形模式分析。默認(rèn)模式類似我們實(shí)際對串?dāng)_測試的方式，即侵害網(wǎng)絡(luò)驅(qū)動器由翻轉(zhuǎn)信號驅(qū)動，受害網(wǎng)絡(luò)驅(qū)動器保持初始狀態(tài)（高電平或低電平），然后運(yùn)算串?dāng)_值。這種方式關(guān)于單向信號的串?dāng)_分析比較有效。三態(tài)模式是指侵害網(wǎng)絡(luò)驅(qū)動器由翻轉(zhuǎn)信號驅(qū)動，受害的網(wǎng)絡(luò)的三態(tài)終端置為高阻狀態(tài)，來檢測串?dāng)_大小。這種方式對雙向或復(fù)雜拓樸網(wǎng)絡(luò)比較有效。最壞情形分析是指將受害網(wǎng)絡(luò)的驅(qū)動器保持初始狀態(tài)，仿真器運(yùn)算所有默認(rèn)侵害網(wǎng)絡(luò)對每一個受害網(wǎng)絡(luò)的串?dāng)_的總和。這種方式一樣只對個不關(guān)鍵網(wǎng)絡(luò)進(jìn)行分析，因?yàn)橐\(yùn)算的組合太多，仿真速度比較慢。72、導(dǎo)帶，即微帶線的地平面的鋪銅面積有規(guī)定嗎？

關(guān)于微波電路設(shè)計(jì)，地平面的面積對傳輸線的參數(shù)有阻礙。具體算法比較復(fù)雜（請參閱安杰倫的EESOFT有關(guān)資料）。而一樣PCB數(shù)字電路的傳輸線仿真運(yùn)算而言，地平面面積對傳輸線參數(shù)沒有阻礙，或者講忽略阻礙。73、在EMC測試中發(fā)覺時鐘信號的諧波超標(biāo)十分嚴(yán)峻，只是在電源引腳上連接去耦電容。在PCB設(shè)計(jì)中需要注意哪些方面以抑止電磁輻射呢？

EMC的三要素為輻射源，傳播途徑和受害體。傳播途徑分為空間輻射傳播和電纜傳導(dǎo)。因此要抑制諧波，第一看看它傳播的途徑。電源去耦是解決傳導(dǎo)方式傳播，此外，必要的匹配和屏蔽也是需要的。74、采納4層板設(shè)計(jì)的產(chǎn)品中，什么緣故有些是雙面鋪地的，有些不是？

鋪地的作用有幾個方面的考慮：1，屏蔽；2，散熱；3，加固；4，PCB工藝加工需要。因此不管幾層板鋪地，第一要看它的要緊緣故。那個地點(diǎn)我們要緊討論高速咨詢題，因此要緊講屏蔽作用。表面鋪地對EMC有好處，然而鋪銅要盡量完整，幸免顯現(xiàn)孤島。一樣如果表層器件布線較多，專門難保證銅箔完整，還會帶來內(nèi)層信號跨分割咨詢題。因此建議表層器件或走線多的板子，不鋪銅。75、關(guān)于一組總線（地址，數(shù)據(jù)，命令）驅(qū)動多個（多達(dá)4，5個）設(shè)備（FLASH,SDRAM,其他外設(shè)...）的情形，在PCB布線時，采納那種方式？

布線拓?fù)鋵π盘柾暾缘淖璧K，要緊反映在各個節(jié)點(diǎn)上信號到達(dá)時刻不一致，反射信號同樣到達(dá)某節(jié)點(diǎn)的時刻不一致，因此造成信號質(zhì)量惡化。一樣來講，星型拓?fù)浣Y(jié)構(gòu)，能夠通過操縱同樣長的幾個stub，使信號傳輸和反射時延一致，達(dá)到比較好的信號質(zhì)量。在使用拓?fù)渲g，要考慮到信號拓?fù)涔?jié)點(diǎn)情形、實(shí)際工作原理和布線難度。不同的buffer，關(guān)于信號的反射阻礙也不一致，因此星型拓?fù)洳⒉荒軐ｉT好解決上述數(shù)據(jù)地址總線連接到flash和sdram的時延，進(jìn)而無法確保信號的質(zhì)量；另一方面，高速的信號一樣在dsp和sdram之間通信，flash加載時的速率并不高，因此在高速仿真時只要確保實(shí)際高速信號有效工作的節(jié)點(diǎn)處的波形，而無需關(guān)注flash處波形；星型拓?fù)浔容^菊花鏈等拓?fù)鋪碇v，布線難度較大，專門大量數(shù)據(jù)地址信號都采納星型拓?fù)鋾r。附圖是使用Hyperlynx仿真數(shù)據(jù)信號在DDR——DSP——FLASH拓?fù)溥B接，和DDR——FLASH——DSP連接時在150MHz時的仿真波形。能夠看到，第二種情形，DSP處信號質(zhì)量更好，而FLASH處波形較差，而實(shí)際工作信號時DSP和DDR處的波形。76、頻率30M以上的PCB，布線時使用自動布線依舊手動布線；布線的軟件功能都一樣嗎？

是否高速信號是依據(jù)信號上升沿而不是絕對頻率或速度。自動或手動布線要看軟件布線功能的支持，有些布線手工可能會優(yōu)于自動布線，但有些布線，例如查分布線，總線時延補(bǔ)償布線，自動布線的成效和效率會遠(yuǎn)高于手工布線。一樣PCB基材要緊由樹脂和玻璃絲布混合構(gòu)成，由于比例不同，介電常數(shù)和厚度都不同。一樣樹脂含量高的，介電常數(shù)越小，能夠更薄。具體參數(shù)，能夠向PCB生產(chǎn)廠家咨詢。另外，隨著新工藝顯現(xiàn)，還有一些專門材質(zhì)的PCB板提供給諸如超厚背板或低損耗射頻板需要。

77、在PCB設(shè)計(jì)中，通常將地線又分為愛護(hù)地和信號地；電源地又分為數(shù)字地和模擬地，什么緣故要對地線進(jìn)行劃分？

劃分地的目的要緊是出于EMC的考慮，擔(dān)憂數(shù)字部分電源和地上的噪聲會對其他信號，專門是模擬信號通過傳導(dǎo)途徑有干擾。至于信號的和愛護(hù)地的劃分，是因?yàn)镋MC中ESD靜放電的考慮，類似于我們生活中避雷針接地的作用。不管如何樣分，最終的大地只有一個。只是噪聲瀉放途徑不同而已。78、在布時鐘時，有必要兩邊加地線屏蔽嗎？

是否加屏蔽地線要按照板上的串?dāng)_/EMI情形來決定，而且如對屏蔽地線的處理不行，有可能反而會使情形更糟。79、布不同頻率的時鐘線時有什么相應(yīng)的計(jì)策？

對時鐘線的布線，最好是進(jìn)行信號完整性分析，制定相應(yīng)的布線規(guī)則，并按照這些規(guī)則來進(jìn)行布線。80、PCB單層板手工布線時，是放在頂層依舊底層？

如果是頂層放器件，底層布線。81、PCB單層板手工布線時，跳線要如何表示？

跳線是PCB設(shè)計(jì)中專門的器件，只有兩個焊盤，距離能夠定長的，也能夠是可變長度的。手工布線時可按照需要添加。板上會有直連線表示，料單中也會顯現(xiàn)。82、假設(shè)一片4層板,中間兩層是VCC和GND，走線從top到bottom，從BOTTOMSIDE流到TOPSIDE的回流路徑是經(jīng)那個信號的VIA依舊POWER？

過孔上信號的回流路徑現(xiàn)在還沒有一個明確的講法，一樣認(rèn)為回流信號會從周圍最近的接地或接電源的過孔處回流。一樣EDA工具在仿真時都把過孔當(dāng)作一個固定集總參數(shù)的RLC網(wǎng)絡(luò)處理，事實(shí)上是取一個最壞情形的估量。83、“進(jìn)行信號完整性分析，制定相應(yīng)的布線規(guī)則，并按照這些規(guī)則來進(jìn)行布線”，此句如何明白得？

前仿真分析，能夠得到一系列實(shí)現(xiàn)信號完整性的布局、布線策略。通常這些策略會轉(zhuǎn)化成一些物理規(guī)則，約束PCB的布局和布線。通常的規(guī)則有拓?fù)湟?guī)則，長度規(guī)則，阻抗規(guī)則，并行間距和并行長度規(guī)則等等。PCB工具能夠在這些約束下，完成布線。因此，完成的成效如何，還需要通過后仿真驗(yàn)證才明白。此外，Mentor提供的ICX支持互聯(lián)綜合，一邊布線，一邊仿真，實(shí)現(xiàn)一次通過。84、如何樣選擇PCB的軟件？

選擇PCB的軟件，按照自己的需求。市面提供的高級軟件專門多，關(guān)鍵看看是否適合您設(shè)計(jì)能力，設(shè)計(jì)規(guī)模和設(shè)計(jì)約束的要求。刀快了好上手，太快會傷手。找個EDA廠商，請過去做個產(chǎn)品介紹，大伙兒坐下來聊聊，不管買不買，都會有收成。85、關(guān)于碎銅、浮銅的概念該如何明白得呢？

從PCB加工角度，一樣將面積小于某個單位面積的銅箔叫碎銅，這些太小面積的銅箔會在加工時，由于蝕刻誤差導(dǎo)致咨詢題。從電氣角度來講，將沒有合任何直流網(wǎng)絡(luò)連結(jié)的銅箔叫浮銅，浮銅會由于周圍信號阻礙，產(chǎn)生天線效應(yīng)。浮銅可能會是碎銅，也可能是大面積的銅箔。92、在高速PCB中，VIA能夠減少專門大的回流路徑，但有的又講情愿彎一下也不要打VIA，應(yīng)該如何取舍？

分析RF電路的回流路徑，與高速數(shù)字電路中信號回流還不太一樣。第一，二者有共同點(diǎn)，差不多上分布參數(shù)電路，差不多上應(yīng)用maxwell方程運(yùn)算電路的特性。然而，射頻電路是模擬電路，有電路中電壓V＝V（t），電流I=I(t)兩個變量都需要進(jìn)行操縱，而數(shù)字電路只關(guān)注信號電壓的變化V＝V（t）。因此，在RF布線中，除了考慮信號回流外，還需要考慮布線對電流的阻礙。即打彎布線和過孔對信號電流有沒有阻礙。此外，大多數(shù)RF板差不多上單面或雙面PCB，并沒有完整的平面層，回流路徑分布在信號周圍各個地和電源上，仿真時需要使用3D場提取工具分析，這時候打彎布線和過孔的回流需要具體分析；高速數(shù)字電路分析一樣只處理有完整平面層的多層PCB，使用2D場提取分析，只考慮在相鄰平面的信號回流，過孔只作為一個集總參數(shù)的R－L－C處理。93、在設(shè)計(jì)PCB板時，有如下兩個疊層方案：疊層1》信號》地》信號》電源＋1.5V》信號》電源＋2.5V》信號》電源＋1.25V》電源＋1.2V》信號》電源＋3.3V》信號》電源＋1.8V》信號》地》信號疊層2》信號》地》信號》電源＋1.5V》信號》地》信號》電源＋1.25V+1.8V》電源＋2.5V+1.2V》信號》地》信號》電源＋3.3V》信號》地》信號哪一種疊層順序比較優(yōu)選？關(guān)于疊層2，中間的兩個分割電源層是否會對相鄰的信號層產(chǎn)生阻礙？這兩個信號層差不多有地平面給信號作為回流路徑。

應(yīng)該講兩種層疊各有好處。第一種保證了平面層的完整，第二種增加了地層數(shù)目，有效降低了電源平面的阻抗，對抑制系統(tǒng)EMI有好處。理論上講，電源平面和地平面關(guān)于交流信號是等效的。但實(shí)際上，地平面具有比電源平面更好的交流阻抗，信號優(yōu)選地平面作為回流平面。然而由于層疊厚度因素的阻礙，例如信號和電源層間介質(zhì)厚