2024年大學試題(計算機科學)-VHDL語言筆試歷年真題薈萃含答案（圖片大小可自由調整）第1卷一.參考題庫(共30題)1.1_Digital標識符合法嗎？否，/12@+/呢？（）。2.12_bit標識符合法嗎？3.請列出三個VHDL語言的數(shù)據(jù)類型，如實數(shù)、位等、（）。4.根據(jù)已給出的二-十（BCD）進制優(yōu)先權編碼器功能表，試寫出其VHDL程序。 5.編寫一個數(shù)值比較器VHDL程序的進程（不必寫整個結構框架），要求使能信號g低電平時比較器開始工作，輸入信號p=q，輸出equ為‘0’，否則為‘1’。6.端口模式有哪幾種？buffer類型與inout類型的端口有什么區(qū)別？7.<=是小于等于關系運算符，又是（）操作符。8.指出下面的實體描述中存在的四處語法錯誤并改正。 9.結構體有三種描述方式，分別是（）、行為、和結構化。10.根據(jù)已給出的全加器的VHDL程序，試寫出一個4位逐位進位全加器的VHDL程序。11.進程執(zhí)行的機制是敏感信號（）。12.用IF語句編寫一個四選一電路，要求輸入d0～d3,s為選擇端，輸出y。13.三態(tài)門電原理圖如右圖所示，真值表如左圖所示，請完成其VHDL程序構造體部分。 14.請簡述自上至下硬件電路設計方法的基本過程。15.表示‘0’‘1’；兩值邏輯的數(shù)據(jù)類型是bit（位），表示‘0’‘1’‘Z’等九值邏輯的數(shù)據(jù)類型是std_logic（標準邏輯），表示空操作的數(shù)據(jù)類型是（）。16./=是（）操作符，功能是在條件判斷是判斷操作符兩端不相等。17.8digital標識符合法嗎？18.進程必須位于（）內(nèi)部，變量必須定義于（）內(nèi)部。19.進程語句是設計人員描述結構體時使用最為頻繁的語句，簡述其特點。20.一個最簡單的VHDL語言由哪幾部分組成？請簡述各部分的主要功能。21.簡述CPLD與FPGA的異同。22.VHDL可以采用層次化的設計，一個高層的結構體中可以調用低層的實體23.結構體的描述方式有幾種方式？各有什么特點？24.進程的敏感信號表具有什么作用？列出敏感信號時應注意什么？25.簡述如何利用計數(shù)器精確控制時序。26.簡述VHDL語言與計算機語言的差別。27.設D0為’1’，D1為’0’，D2為’1’，D3為’0’，D3&D2&D1&D0的運算結果是“0101”，D1&D2&D3&D4的運算結果是“（）”。28.VHDL的客體，或稱數(shù)據(jù)對象包括了常數(shù)、（）和（）。29.表達式C<=A+B中，A、B、C的數(shù)據(jù)類型都是STD_LOGIC_VECTOR，是否能直接進行加法運算？說明原因和解決方法。30.編寫一個4位加法計數(shù)器VHDL程序的進程（不必寫整個結構框架），要求復位信號reset低電平時計數(shù)器清零，變高后，在上升沿開始工作；輸入時鐘信號為clk，輸出為q。第1卷參考答案一.參考題庫1.參考答案:合法2.參考答案:不合法3.參考答案:位矢量，字符，布爾量4.參考答案: 5.參考答案: 6.參考答案: Out,in,inout,buffer out(輸出):只能被賦值，用于不能反饋的輸出； in(輸入):只能讀，用于時鐘輸入、控制輸入單向數(shù)據(jù)輸入； inout(輸入輸出):既可讀又可被賦值，被讀的值是端口輸入值而不是被賦值，作為雙向端口。 buffer(緩沖):類似于輸出，但可以讀，讀的值是被賦值，用做內(nèi)部反饋用，不能作為雙向端口使用。7.參考答案:賦值運算8.參考答案: 9.參考答案:數(shù)據(jù)流10.參考答案: 11.參考答案:發(fā)生跳變12.參考答案: 13.參考答案: 14.參考答案:規(guī)格設計；行為級描述；行為級仿真；RTL級描述；RTL級仿真；邏輯綜合、優(yōu)化；門級仿真、定時檢查；輸出門級網(wǎng)絡表。15.參考答案:NULL16.參考答案:不相等17.參考答案:不合法18.參考答案:結構體；進程/包/子程序19.參考答案: 它可以與其它進程并發(fā)執(zhí)行，并可存取結構體或實體中所定義的信號； 進程結構中的所有語句都是按順序執(zhí)行的； 為了啟動進程，在進程結構中必須包含一個顯式的敏感信號量表或者包含一個wait語句； 進程之間的通信是通過信號量的傳遞來實現(xiàn)的。20.參考答案:有實體說明和構造體兩部分組成。實體說明部分規(guī)定了設計單元的輸入、輸出接口信號或引腳，而構造體部分定義了設計單元的具體構造和操作（行為）。21.參考答案: CPLD是基于乘積項技術構造的可編程邏輯器，不需要配置外部程序寄存芯片 FPGA基于查找表技術構造的可編程邏輯器，需要配置外部程序寄存芯片。22.參考答案:正確23.參考答案: 1.行為描述方式：只需描述輸入與輸出的行為，不關注具體的電路實現(xiàn)，一般通過一組順序的VHDL進程來反映設計的功能和算法； 2.數(shù)據(jù)流描述方式：這種描述將數(shù)據(jù)看成從設計的輸入端到輸出端，通過并行語句表示這些數(shù)據(jù)形式的改變，即信號到信號的數(shù)據(jù)流動的路徑和形式進行描述； 3.結構描述方式：多用在多層次的設計中，通過調用庫中得元件或已經(jīng)設計好的元件，進行組合來完成實體功能的描述，它只表示元件和元件之間的互連.24.參考答案:敏感信號表中有多個敏感信號時，其中任一個信號的變化都會引起進程啟動，寫敏感信號表時，盡量將在進程中被讀取的信號列全。若無敏感信號表，就必須放一個WAIT語句在進程內(nèi)作為進程啟動語句25.參考答案: 只要知道晶振頻率f，即可知道周期T＝1/f； 使用一個計數(shù)器，可以通過計數(shù)值n，精確知道當計數(shù)值為n時消耗的時間t＝nT； 上例中以n為控制條件，可以控制其它信號在某時刻變高，某時刻變低，從而產(chǎn)生精確時序； 26.參考答案: 運行的基礎 –計算機語言是在CPU＋RAM構建的平臺上運行 –VHDL設計的結果是由具體的邏輯、觸發(fā)器組成的數(shù)字電路 執(zhí)行方式 –計算機語言基本上以串行的方式執(zhí)行 –VHDL在總體上是以并行方式工作 驗證方式 –計算機語言主要關注于變量值的變化 –VHDL要實現(xiàn)嚴格的時序邏輯關系27.參考答案:101028.參考答案:變量variable；信號signal29.參考答案:不能直接進行加法運算。因為+號只能對整數(shù)類型進行直接相加，如果要對STD_LOGIC_VECTOR數(shù)據(jù)類型進行+法操作，需要調用運算符重載，即在程序的開頭打開IEEE.STD_LOGIC_UNSIGNED.ALL程序包，或者把STD_LOGIC_VECTOR數(shù)據(jù)類型改為整數(shù)類型。30.參考答案: 第2卷一.參考題庫(共30題)1.VHDL程序的基本結構包括庫、（）、實體和結構體。2.VHDL語言的變量和信號有什么區(qū)別？3.用IF語句編寫一個二選一電路，要求輸入a、b,sel為選擇端，輸出q。4.進程設計要點是什么?5.VHDL語言中std_logic類型取值（）表示高阻，取值‘X’表示不確定。6.信號的代入通常用（），變量用（）。7.一個信號處于高阻（三態(tài)）時的值在VHDL中描述為（）。8.傳統(tǒng)的系統(tǒng)硬件設計方法是采用自上而下（topdown）的設計方法，利用硬件描述語言（HDL）的硬件電路設計方法采用自下而上（bottomup）的設計方法。9.任何時序電路都以（）為驅動信號，時序電路只是在時鐘信號的邊沿到來時，其狀態(tài)才發(fā)生改變。10.VHDL程序的基本結構至少應包括（）、結構體兩部分和對庫的引用聲明。11.簡述VHDL程序的基本結構。12.VHDL語言的預算操作包括了邏輯運算符、關系運算符、乘法運算符等，它們?nèi)叩膬?yōu)先級是相同的。13.并置運算符&的功能是（）。14.一個VHAL程序中僅能使用一個進程（process）語句。15.VHDL是否區(qū)分大小寫？16.（）語句各條件間具有不同的優(yōu)先級。17.（）狀態(tài)機輸出只依賴于器件的當前狀態(tài)，與輸入信號無關。18.請分別列舉一個常用的庫和程序包（）、useieee.std_logic_1164.all。19.簡述實體端口的模式。20.根據(jù)下表填寫完成一個3-8線譯碼器的VHDL程序。 21.VHDL程序的基本結構至少應包括實體、（）兩部分和對庫的引用聲明。22.請列舉三種可編程邏輯器件：EEPROM、（）、FPGA。23.判斷CLK信號上升沿到達的語句是（）.24.圖中給出了4位逐位進位全加器，請完成其VHDL程序。 25.digital__8標識符合法嗎？26.VHDL語言構造體的描述方式有哪幾種？試述各自的特點。27.簡述moore狀態(tài)機和mealy狀態(tài)機的區(qū)別。 28.若某變量被定義為數(shù)值型變量，未賦初始值時默認值為‘0’。29.一個完整的VHDL語言程序通常包含（），結構體（architecture），配置（configuration），包集合（package）和庫（library）5各部分。30.整型對象的范圍約束通常用（）關鍵詞，位矢量用downto/to關鍵詞。第2卷參考答案一.參考題庫1.參考答案:程序包2.參考答案: 1，信號賦值是有一定延遲的，而變量賦值是沒有延遲的， 2，對于進程語句來說，進程只對信號敏感，而不對變量敏感 3，信號在莫一時刻除了具有當前值外，還有一定的歷史信息，而變量在某一時刻只包含一個值， 4，信號可以是多進程的的全局信號，而變量只在定義它的過程，函數(shù)，和進程中可見， 5，信號時硬件中連線的抽象描述，其功能是保存變化的數(shù)據(jù)值和連接子元件，信號在元件的端口連接元件，變量在硬件中沒有類似的對應關系，主要應用于高層次的建模中。3.參考答案: 4.參考答案: PROCESS為一無限循環(huán)語句 PROCESS中的順序語句具有明顯的順序/并行運行雙重性進程內(nèi)部只能加載順序語句，但進程本身是并行語句出現(xiàn)在結構體中，它與其他并行結構或進程之間在結構體中是并行運行的 進程語句本身是并行語句一個進程中只允許描述對應于一個時鐘信號的同步時序邏輯 進程必須由敏感信號的變化來啟動敏感信號表中有多個敏感信號時，其中任一個信號的變化都會引起進程啟動，寫敏感信號表時，盡量將在進程中被讀取的信號列全。無敏感信號表，就必須放一WAIT語句在進程內(nèi)作為進程啟動語句信號是多個進程間的通信線在結構體中多個進程可以并行運行，多個進程之間的通信是通過信號來實現(xiàn)。因此，在任一進程的進程說明部分不允許定義信號5.參考答案:‘Z’6.參考答案:<=；:=7.參考答案:‘Z’8.參考答案:錯誤9.參考答案:時鐘10.參考答案:實體11.參考答案: 庫libraryieee; 程序包useieeestd_logic_1164.all; 實體entity 實體名is 結構體architecture 結構體名of 配置12.參考答案:錯誤13.參考答案:把多個位或位向量合并為一個位向量14.參考答案:錯誤15.參考答案:不區(qū)分16.參考答案:IF17.參考答案:Moore18.參考答案:libraryieee19.參考答案: 輸入（Input）：clk、reset、en、addr等 輸出（Output）：輸出信號，不能內(nèi)部引用 雙向（Inout）：可代替所有其他模式，用于設計雙向總線 緩沖（Buffer）：與Output類似，但允許該管腳名作為一些邏輯的輸入信號20.參考答案: 21.參考答案:結構體22.參考答案:GAL23.參考答案:ifclk’eventandclk=‘1’then24.參考答案: 25.參考答案:不合法26.參考答案: 1，行為描述：采用進程語句，順序描述被稱為設計實體的行為， 2，數(shù)據(jù)流描述（寄存器傳輸描述）：采用進程語句。順