如何利用萊迪思宏設(shè)計(jì)流程縮短FPGA設(shè)計(jì)周期隨著FPGA密度和復(fù)雜性的提高，設(shè)計(jì)團(tuán)隊(duì)會(huì)將之前由其他類型的半導(dǎo)體（如ASIC和MCU）處理的設(shè)計(jì)遷移到這些更復(fù)雜的FPGA上。然而，通常情況下，復(fù)雜性的器件可能會(huì)帶來新的挑戰(zhàn)，設(shè)計(jì)人員可以依靠軟件工具高效實(shí)現(xiàn)設(shè)計(jì)，充分發(fā)揮FPGA器件的高級(jí)功能。萊迪思Radiant軟件提供FPGA設(shè)計(jì)流程功能來滿足這些設(shè)計(jì)原則，同時(shí)利用了FPGA設(shè)計(jì)流程的優(yōu)勢(shì)——提供行業(yè)領(lǐng)先的工具和特性，幫助用戶高效開發(fā)FPGA應(yīng)用。在最新的Radiant軟件版本中，萊迪思增加了宏設(shè)計(jì)流程，可以實(shí)現(xiàn)基于模塊的設(shè)計(jì)流程。這有助于設(shè)計(jì)人員更快地實(shí)現(xiàn)時(shí)序收斂，在不同項(xiàng)目中重用設(shè)計(jì)，并強(qiáng)化Radiant軟件所支持的現(xiàn)有基于團(tuán)隊(duì)的設(shè)計(jì)環(huán)境。更快的時(shí)序收斂宏設(shè)計(jì)流程帶來的眾多好處之一是，它可以通過鎖定項(xiàng)目中關(guān)鍵設(shè)計(jì)模塊的性能且僅重新編譯設(shè)計(jì)中的其他模塊，從而縮短時(shí)序收斂周期。以下面的設(shè)計(jì)示例為例。“濾波器（Filter）”這一層級(jí)是設(shè)計(jì)中的關(guān)鍵時(shí)序模塊，設(shè)計(jì)的其余部分可以相對(duì)容易地收斂時(shí)序。“濾波器”這一層級(jí)可以設(shè)置為宏。建議在寄存器傳輸級(jí)（RTL）寄存宏“濾波器”的輸入和輸出。這將限制設(shè)計(jì)中的關(guān)鍵路徑處于宏和它所連接的設(shè)計(jì)其他部分之間的可能性。一旦在“濾波器”設(shè)計(jì)模塊上實(shí)現(xiàn)了時(shí)序收斂，就可以通過將宏設(shè)置為保留級(jí)后布局布線（preservationlevelpost-placeandroute）來鎖定模塊的性能。其余的設(shè)計(jì)邏輯布局將圍繞宏模塊進(jìn)行優(yōu)化。如果任何其他設(shè)計(jì)模塊（例如“控制”）發(fā)生更改，則“濾波器”模塊上不會(huì)出現(xiàn)時(shí)序收斂問題，因?yàn)樗驯绘i定。FPGA項(xiàng)目中的設(shè)計(jì)復(fù)用工程師可以通過宏設(shè)計(jì)流程重用設(shè)計(jì)模塊以減少工程工作量，從而加快上市時(shí)間并降低開發(fā)成本。設(shè)計(jì)重用的主要目標(biāo)通常是產(chǎn)品的下一個(gè)版本，在之前設(shè)計(jì)版本的基礎(chǔ)上所有變更。使用宏可以將設(shè)計(jì)重用擴(kuò)展到RTL之外，從而在以下兩種場景下提供高效的優(yōu)勢(shì)：用戶有一個(gè)關(guān)鍵的設(shè)計(jì)模塊難以實(shí)現(xiàn)時(shí)序收斂，并且該模塊之后將在同一款器件上用于多個(gè)其他設(shè)計(jì)/項(xiàng)目。在設(shè)計(jì)模塊上收斂時(shí)序后（最好是15%至20%的裕量），用戶可以導(dǎo)出具有鎖定布局布線的宏，從而用于針對(duì)同一FPGA器件的其他設(shè)計(jì)。通過在其他設(shè)計(jì)中重用時(shí)序收斂模塊，縮短了設(shè)計(jì)周期。一個(gè)設(shè)計(jì)有多個(gè)版本將使用同一個(gè)電路板，例如，同一電路板用于有著不同位流的多個(gè)版本的產(chǎn)品。器件引腳（即設(shè)計(jì)外設(shè)）的引腳排列和邏輯接口可以作為宏導(dǎo)出，并在針對(duì)同一電路板的其他項(xiàng)目中重復(fù)使用，從而保證設(shè)計(jì)外設(shè)的性能。基于團(tuán)隊(duì)的設(shè)計(jì)助力并行設(shè)計(jì)開發(fā)最后，添加宏設(shè)計(jì)流程可以通過“基于團(tuán)隊(duì)”的方法為整個(gè)開發(fā)過程帶來幫助。多個(gè)工程師協(xié)同完成單個(gè)FPGA設(shè)計(jì)十分常見，最常見（但不僅限于）的是使用100k或更多邏輯單元的設(shè)計(jì)。設(shè)計(jì)將以用戶的專業(yè)知識(shí)為功能邊界進(jìn)行劃分。例如，如果我們以圖1中的層次結(jié)構(gòu)舉例，一個(gè)設(shè)計(jì)人員處理“濾波器”設(shè)計(jì)模塊，另一個(gè)設(shè)計(jì)人員處理“控制”設(shè)計(jì)模塊，還有一名設(shè)計(jì)人員處理“轉(zhuǎn)換器”設(shè)計(jì)模塊。最后還有一名工程師負(fù)責(zé)將設(shè)計(jì)模塊集成到具有“頂部”設(shè)計(jì)塊的完整設(shè)計(jì)中。這是通過在RTL級(jí)別對(duì)設(shè)計(jì)進(jìn)行劃分實(shí)現(xiàn)的，從而實(shí)現(xiàn)設(shè)計(jì)模塊的并行開發(fā)。每個(gè)設(shè)計(jì)人員都被分配了一個(gè)時(shí)序預(yù)算，并在開始開發(fā)之前就定義了模塊之間的接口。這種方法可以擴(kuò)展到FPGA上的物理設(shè)計(jì)或?qū)崿F(xiàn)，進(jìn)一步縮短開發(fā)時(shí)間。為此，系統(tǒng)集成商將在邏輯和物理層面將設(shè)計(jì)劃分到多個(gè)設(shè)計(jì)人員，并為他們分配器件的面積和時(shí)序預(yù)算。每個(gè)設(shè)計(jì)人員各自開發(fā)他們的設(shè)計(jì)，并在其分配的物理區(qū)域邊界內(nèi)編譯他們的設(shè)計(jì)。可以使用系統(tǒng)集成商分配的區(qū)域和時(shí)序約束在的獨(dú)立項(xiàng)目中做到這一點(diǎn)。一旦設(shè)計(jì)模塊功能正確并收斂時(shí)序（理想情況下有15%到20%的時(shí)序裕量），用戶可以將其導(dǎo)出為硬宏，以便與其他設(shè)計(jì)師導(dǎo)出的硬宏塊一起集成到最終項(xiàng)目中。系統(tǒng)集成商對(duì)設(shè)計(jì)人員的所有模塊進(jìn)行最終的集成和時(shí)序收斂。建議每個(gè)設(shè)計(jì)模塊有15%到20%的時(shí)序裕量，以補(bǔ)償集成到最終項(xiàng)目后可能發(fā)生的時(shí)序變化。開始使用萊迪思宏設(shè)計(jì)流程！萊迪思宏設(shè)計(jì)流程旨在幫助我們的客戶加快產(chǎn)品上市，降低開發(fā)