采用AD9789與FPGA相結合實現全數字QPSK射頻調制的方案摘要：一種采用AD9789與FPGA相結合，在FPGA上實現全數字QPSK射頻調制的方案。介紹了AD9789的接口設計及配置流程，并給出了設計實例。

DVB-S標準只是規定了信道編碼及調制方式，沒有提供具體的射頻調制方案，DVB-S標準要求載波的頻率范圍為950MHz-2150MHz，由于受到FPGA內部資源運算速度的限制，一般只能實現中頻調制[1]。傳統的射頻調制是在中頻調制后加模擬上變頻，如中頻調制之后采用AD8346[2]進行射頻調制，但這樣就增加了設計的復雜度及成本。本文采用ADI公司最新推出的AD9789與FPGA相結合的方法實現了全數字DVB-S標準射頻調制。1系統構架AD9789[3]14bitTxDAC芯片內部集成了QAM編碼器、內插器和數字上變頻器，可為有線基礎設施實現2.4GHz的采樣率。AD9789TxDAC支持DOCSIS-III、DVB_C2個標準，并不支持DVB-S標準。配置選項可以設置數據路徑來為QAM編碼器和SRRC濾波器設置旁路，從而使DAC能夠用于諸如無線基礎設施等多種應用中。本文就是利用這一點實現了DVB_S的射頻調制，在FPGA內部實現DVB-S信道編碼[3](隨機化、RS編碼、卷積交織、卷積壓縮編碼)、星圖映射、SRRC濾波器（滾降系數為0.35），經ODDR模塊給AD9789提供復數數據。其射頻調制方案如圖1所示。

2可變符號率的設計DVB-S調制器符號率一般支持1MS/s～45MS/s可調，這就需要對TS流進行速率調整。整個DVB_S信道編碼有2次速率的變化：(1)RS編碼，它將188的包結構變成204的包結構，數據輸出的速率為輸入的204/188倍。(2)卷積壓縮編碼，由于卷積壓縮編碼采用不同的編碼比率，如1/2、2/3、3/4、5/6、7/8，對應的輸出數據速率就變成輸入數據速率的1、3/4、2/3、3/5、4/7倍，針對符號率的設計，本文提出了符號率的設計公式：FBAND=A×204/188×8×1/2×(N/N-1)，其中A為TS流的輸入數據速率，N的取值為2、3、4、6、7，之所以乘以8是因為在卷積編碼時要進行數據的并串轉換。本文采用插空包的方式實現RS編碼速率調整，其設計思路是在信道編碼之前對TS流進行一次速率調整，將188的數據包變成204的數據包，這樣大大簡化了后端的設計，具體的操作就是通過FIFO實現，由于TS流速率慢，所以先寫FIFO，等到寫滿一半，開始讀，讀的時候每次只讀188個數據，然后再在其后添加16B數據，添加0即可，這樣就變成了204個字節的包結構。由于讀的速率很快，有可能讀空，所以要判斷FIFO內部所剩下的數據，當不滿188B時，就插入204B的空包，這樣可以保證速率調整之后的數據是連續的。符號率的設計公式變成：FBAND=B×8×1/2×(N/N-1)，只需要改變B及N的值就可以實現符號率的可變。針對卷積壓縮編碼速率調整，本文采用重配置DCM[4]與FIFO結合的方式實現，由于調制采用不同的編碼率，導致輸出的數據速率是可變的，這就使得數據的輸出時鐘是輸入時鐘的非整數倍，很難做到小數分頻，所以提出了用重配置DCM的方式提供可靠的時鐘對應關系。經卷積壓縮編碼后的數據輸出是不連續的，為了便于后續數據升采樣的處理，通過一個FIFO將數據打成勻速的。3AD9789基本結構[5]AD9789包含一個用于器件配置和狀態寄存器回讀的SPI(串行外設接口)端口。靈活的數字接口可以適應4bit～32bit的數據總線寬度，并且可以接收實數或復數數據，最多可接收4路輸入信號。每一路信號最大能經過5級半帶插值濾波，插值之后的數據與NCO生成的正余弦信號相乘，再經過通道增益變化，4路信號相加后再通過總增益調整、16倍插值和帶通濾波器實現數字上變頻，最后經數模轉換輸出，其原理如圖2所示。4個通道的基帶處理模塊內部結構相同，如圖3所示。在本設計中，旁路掉QAM編碼器和SRRC濾波器，經過5級半帶插值后，通過調節P/Q值，可實現不同符號率的調整。

4AD9789上變頻原理及配置流程[5]基帶信號經過插值后與NCO生成的正余弦信號相乘，從而把基帶信號頻譜調制到0～fDAC/16之間完成基帶調制，即實現圖4(a)～圖(b)的轉換。經過16倍插值濾波器后，形成16個奈奎斯特區，后15個區內的頻譜為第1奈奎斯特區基帶調制信號的鏡像頻譜，通過配置帶通濾波器的中心頻率，可濾除不需