《嵌入式系統原理與開發》

第2講南京大學計算機系俞建新主講2008年春季9/12/20231曲阜師范大學計算機科學學院《嵌入式系統原理與開發》

第2講2008年春季8/6/202第2章可編程邏輯器件和IP核本章主要授課內容集成電路的制造流程電子設計自動化可編程邏輯器件FPGA/CPLDFPGA應用舉例硅知識產權核（IP核）片上總線低功耗設計原理9/12/20232曲阜師范大學計算機科學學院第2章可編程邏輯器件和IP核本章主要授課內容8/6/202.1集成電路制造流程簡介集成電路廠所生產的產品實際上包括兩大部分：晶圓切片（die,也簡稱為晶圓）和超大規模集成電路芯片（chip,可簡稱為芯片）。晶圓切片是一片像鏡子一樣的光滑圓形薄片，是供其后芯片生產工序深加工的原材料。一個晶圓上可以印刷多個裸晶的電路版圖芯片制造完畢后從一個晶圓上切割出許多裸晶對單個裸晶進行測試得到質量合格的成品裸晶將裸晶進行封裝就得到芯片芯片經過嚴格的測試就獲得了成品芯片9/12/20233曲阜師范大學計算機科學學院2.1集成電路制造流程簡介集成電路廠所生產的產品實際上包括芯片制造基本流程圖解切片晶圓切塊裸晶有圖形晶片9/12/20234曲阜師范大學計算機科學學院芯片制造基本流程圖解切片晶圓切塊裸晶有圖形晶片8/6/202芯片原材料—硅錠硅錠是生產芯片的原材料9/12/20235曲阜師范大學計算機科學學院芯片原材料—硅錠硅錠是生產芯片的原材料8/6/20235曲阜硅錠切片—晶圓9/12/20236曲阜師范大學計算機科學學院硅錠切片—晶圓8/6/20236曲阜師范大學計算機科學學院將晶圓切割成裸晶一個晶圓片上再切割成許多裸晶（也叫管芯）9/12/20237曲阜師范大學計算機科學學院將晶圓切割成裸晶一個晶圓片上再切割成許多裸晶（也叫管芯）8/裸晶上印制版圖右邊給出了裸晶的實例照片。注意四周是引腳。9/12/20238曲阜師范大學計算機科學學院裸晶上印制版圖右邊給出了裸晶的實例照片。注意四周是引腳。8/處理器芯片的版圖照片之一Sun公司的UltraSparcIV+處理器版圖9/12/20239曲阜師范大學計算機科學學院處理器芯片的版圖照片之一Sun公司的UltraSparcI處理器芯片的版圖照片之二AMD公司的64位雙核處理器Opteron9/12/202310曲阜師范大學計算機科學學院處理器芯片的版圖照片之二AMD公司的64位雙核處理器Opt處理器芯片的版圖照片之三Intel公司的Itanium2處理器代號Madison9/12/202311曲阜師范大學計算機科學學院處理器芯片的版圖照片之三Intel公司的Itanium2處多個裸晶可以封裝在一個芯片內雙CPU核的芯片結構9/12/202312曲阜師范大學計算機科學學院多個裸晶可以封裝在一個芯片內雙CPU核的芯片結構8/6/202.2電子設計自動化電子設計自動化ElectronicDesignAutomation，EDAEDA是先進的電子系統設計方法和開發工具EDA以計算機為主要工具，對使用硬件描述語言（HDL，HardwareDescriptionLanguage）為描述手段完成的數字系統設計文件，自動地完成邏輯編譯、邏輯綜合、結構綜合（布局布線），以及邏輯優化和仿真測試，直至實現既定的電子系統功能。9/12/202313曲阜師范大學計算機科學學院2.2電子設計自動化電子設計自動化8/6/202313曲EDA目標利用EDA技術進行電子系統設計，最后實現的目標電路有3種類型。①全定制或半定制專用集成電路ASIC：ApplicationSpecificIntegratedCircuits②FPGA/CPLD（或稱可編程ASIC）開發應用③印制電路板

PCB，PrintedCircuitBoard9/12/202314曲阜師范大學計算機科學學院EDA目標利用EDA技術進行電子系統設計，最后實現的目標電路數字系統硬件抽象模型設計層次行為域結構域物理域系統級自然語言描述的系統功能，部件功能描述部件及它們之間連接的方框圖芯片、模塊、電路板以及子系統的物理劃分。芯片級算法硬件模塊、數據結構的互連體部件之間的物理連接寄存器級（RTL）數據流圖、狀態機、狀態轉移表。ALU、MUX、寄存器、BUS、微定序器、微存儲器等。宏單元邏輯級（門級）布爾方程、卡諾圖、Z變換門電路、觸發器、鎖存器等元件構成的電路。標準單元布圖電路級電流、電壓的微分方程晶體管、電阻、電容、電感等晶體管布圖9/12/202315曲阜師范大學計算機科學學院數字系統硬件抽象模型設計層次行為域結構域物理域系統級自然語言ASIC設計流程9/12/202316曲阜師范大學計算機科學學院ASIC設計流程8/6/202316曲阜師范大學計算機科學自頂向下法的ASIC設計方法第1步概念設計第2步系統架構設計與軟硬件劃分第3步行為級描述第4步構建模塊與接口第5步功能仿真第6步邏輯綜合與優化第7步布局布線設計第8步時序仿真第9步適配和驗證第10步硬件測試9/12/202317曲阜師范大學計算機科學學院自頂向下法的ASIC設計方法第1步概念設計8/6/2023硬件描述語言主流的HDL有VHDL、Verilog、SystemC、Superlog和SystemVerilog等。下面分別介紹9/12/202318曲阜師范大學計算機科學學院硬件描述語言主流的HDL有VHDL、Verilog、SysVHDLVHDL的英文全稱為：VeryHigh-SpeedHardwareDescriptionLanguage。它是1985年在美國國防部支持下推出的。1987年由IEEE（電氣電子工程師協會，InstituteofElectricalandElectronicsEngineers）將VHDL制定為標準。參考手冊為IEEEVHDL語言參考手冊標準草案1076/B版，于1987年批準，稱為IEEE1076-1987。1993年和1997年IEEE又對VHDL標準進行了修訂。9/12/202319曲阜師范大學計算機科學學院VHDLVHDL的英文全稱為：VeryHigh-SpeedVerilogVerilogHDL是在1983年由GDA（GateWayDesignAutomation）公司為其模擬器產品開發的硬件描述語言。1989年，Cadence公司收購了GDA公司，VerilogHDL語言成為Cadence公司的產品。1990年，Cadence公司決定公開VerilogHDL語言，于是成立了OVI（開放Verilog國際，OpenVerilogInternational）組織，負責促進VerilogHDL語言的推廣。基于VerilogHDL的優越性，IEEE于1995年制定了VerilogHDL的IEEE標準，即VerilogHDL1364-1995；2001年發布了VerilogHDL1364-2001標準。9/12/202320曲阜師范大學計算機科學學院VerilogVerilogHDL是在1983年由GDA（SystemCSystemC是由Synopsys公司和CoWare公司合作開發的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半導體公司和嵌入式軟件公司宣布成立“開放式SystemC聯盟”。SystemC從1999年9月聯盟建立初期的0.9版本開始更新，從1.0版到1.1版，一直到2001年10月推出了最新的2.0版。SystemC利用流行的C++編譯器，在沒有對C++增加新的語言構件的基礎上，利用類的概念對C++進行了擴充，加入了一個類庫和仿真核。設計者能利用它有效地創建軟件算法、硬件結構和系統設計模型。9/12/202321曲阜師范大學計算機科學學院SystemCSystemC是由Synopsys公司和CoWSystemVerilogSystemVerilog是IEEE于2005年頒布的工業界第一個統一硬件描述和硬件驗證的標準，命名為IEEE1800標準，在IEEE1364標準基礎上產生。SystemVerilog增加了創建和驗證抽象結構的層模型功能，可以提供對深流水線和高端芯片設計的抽象描述。它是新的硬件設計規范，特別適用于基于知識產權、大數量邏輯門和密集總線之類的芯片，提升了這類芯片的設計、仿真和驗證效率。9/12/202322曲阜師范大學計算機科學學院SystemVerilogSystemVerilog是IEE2.3可編程邏輯器件可編程邏輯器件ProgrammableLogicDevice，PLD數字ASIC的重要分支，是半導體電路廠商生產的一種通用性半定制集成電路。用戶通過對PLD編程可以實現所需要的邏輯功能。9/12/202323曲阜師范大學計算機科學學院2.3可編程邏輯器件可編程邏輯器件8/6/202323曲兩種類型的PLD在PLD器件中有重要的兩大類：復雜可編程邏輯器件CPLD：ComplexProgrammableLogicDevice現場可編程門陣列FPGA：FieldProgrammableGateArray兩者功能基本相同，只是實現原理略有不同。9/12/202324曲阜師范大學計算機科學學院兩種類型的PLD在PLD器件中有重要的兩大類：8/6/202CPLD和FPGA的基本構成以乘積項結構方式構成邏輯行為的器件稱為CPLD，如賽靈思（Xilinx）公司的XC9500系列、萊迪斯（Lattice）公司的ispLSI系列、Altera的MAX7000S系列等；以查表法結構方式構成邏輯行為的器件稱為FPGA，如Altera的FLEX10K、ACEX1K或Cyclone系列、Xilinx的SPARTAN系列和Virtex系列等。9/12/202325曲阜師范大學計算機科學學院CPLD和FPGA的基本構成以乘積項結構方式構成邏輯行為的器乘積項實現PLD的示意圖

ORMatrix&ANDMatrix9/12/202326曲阜師范大學計算機科學學院乘積項實現PLD的示意圖

ORMatrix&ANDMROM,PAL&PLAPLAPROMPALI5I4O0I3I2I1I0O1O2O3ProgrammableANDarrayProgrammableORarrayI5I4O0I3I2I1I0O1O2O3ProgrammableANDarrayFixedORarrayO0I3I2I1I0O1O2O3FixedANDarrayProgrammableORarray與或陣列均可編程與陣列可編程或陣列固定或陣列可編程與陣列固定9/12/202327曲阜師范大學計算機科學學院ROM,PAL&PLAPLAPROMPALI5I4O0查找表（Look-Up-Table）的例子一個4輸入的與門實際邏輯電路查找表實現a,b,c,d輸入邏輯輸出地址RAM值00000000000001000010。。。0。。。0。。。。。。。。11111111119/12/202328曲阜師范大學計算機科學學院查找表（Look-Up-Table）的例子一個4輸入的與門實CPLD和FPGA的基本區別主要特點CPLDFPGA邏輯電路主要性質組合邏輯時序邏輯目標電路適應性觸發器有限而乘積項豐富觸發器豐富時序延遲均勻，并且可預測較大的延遲，不可預測編程靈活性小大編程方式基于電子熔絲編程基于E2PROM或FLASH編程編程次數大約一萬次任意次，工作中可編程布線結構與邏輯實現復雜度低復雜度高程序信息易失性系統斷電時不丟失系統斷電時丟失保密性好差使用方便性高低功耗相對低相對高集成度低高9/12/202329曲阜師范大學計算機科學學院CPLD和FPGA的基本區別主要特點CPLDFPGA邏輯電路CPLD/FPGA的結構特點它們都由三大部分組成：①可編程二維的邏輯陣列塊，構成了PLD器件的邏輯組成核心；②可編程的輸入/輸出塊；③可編程的連接邏輯塊的互連資源，連線資源由各種長度的連線線段組成，其中也有一些可編程的連接開關，它們用于邏輯塊之間、邏輯塊與輸入/輸出塊之間的連接。9/12/202330曲阜師范大學計算機科學學院CPLD/FPGA的結構特點它們都由三大部分組成：8/6/2典型CPLD結構圖

（Altera公司MAX7000系列）9/12/202331曲阜師范大學計算機科學學院典型CPLD結構圖

（Altera公司MAX7000系列）8典型FPGA結構圖

（賽靈思公司Virtex系列）9/12/202332曲阜師范大學計算機科學學院典型FPGA結構圖

（賽靈思公司Virtex系列）8/6/2主流CPLD/FPGA開發工具流行的CPLD/FPGA開發工具主要來自PLD生產商。例如：Xilinx公司的Foundation；Altera公司的SynplifyPro；Lattice公司的ISPSynario；此外還包括第三方公司提供的EDA軟件。這些工具都屬于集成開發環境，集成了編譯、仿真、測試、下載等工具。下面簡單介紹三個開發工具：MAX+PLUSII、QuartusII和SynplifyPro。9/12/202333曲阜師范大學計算機科學學院主流CPLD/FPGA開發工具流行的CPLD/FPGA開發工MAX+PLUSIIMAX+PLUSII是Altera公司推出的的第三代PLD開發系統，具有開放界面，可與其他工業標準的EDA工具相連接；提供與結構無關的設計環境，可以在多種硬件平臺環境下運行；提供豐富的邏輯功能庫供設計人員調用；支持各種HDL語言的設計輸入，包括VHDL、Verilog和Altera公司自己的硬件描述語言AHDL。MAX+PLUSII適合初學者使用。9/12/202334曲阜師范大學計算機科學學院MAX+PLUSIIMAX+PLUSII是Altera公QuartusIIQuartusII是Altera公司的第四代PLD開發系統，主要用于設計6萬～100萬門的大規模FPGA/CPLD，是第1個支持基于知識產權（IP）系統設計的軟件；它是在MAX+PLUSII基礎上升級產生的，基本操作與MAX+PLUSII有相似之處。軟件運行界面如下圖所示。9/12/202335曲阜師范大學計算機科學學院QuartusIIQuartusII是Altera公司的QuartusII界面圖9/12/202336曲阜師范大學計算機科學學院QuartusII界面圖8/6/202336曲阜師范大學QuartusII的特點使用QuartusII可完成從設計輸入、邏輯綜合、仿真到下載的整個設計過程，而且QuartusII也可以直接調用SynplifyPro、LeonardoSpectrum以及ModelSim等第三方EDA工具來完成設計的邏輯綜合和仿真。QuartusII支持多種設計輸入方式。它與MATLAB和DSPBuilder結合可以進行基于FPGA的DSP系統開發，方便且快捷；還可以與SOPCBuilder結合，實現SOPC系統的開發。9/12/202337曲阜師范大學計算機科學學院QuartusII的特點使用QuartusII可完成從設SynplifyProSynplifyPro或者Synplify是由位于美國加州Sunnyvale的Synplicity公司推出的專門用于可編程器件FPGA/CPLD的邏輯綜合工具，它支持VerilogHDL和VHDL高層次設計描述，在綜合優化方面性能優異，應用廣泛。SynplifyPro或者Synplify支持Verilog1364－1995標準和VHDL1076－1993標準，能以很高的效率將Verilog/VHDL設計文件轉換為針對選定器件的標準網表，并提供相應設計環境的配置文件，在邏輯綜合后還可以生成Verilog和VHDL仿真網表，以便對原設計進行功能仿真。9/12/202338曲阜師范大學計算機科學學院SynplifyProSynplifyPro或者Synp可編程邏輯器件設計流程9/12/202339曲阜師范大學計算機科學學院可編程邏輯器件設計流程8/6/202339曲阜師范大學計算2.5系統級芯片硅知識產權和知識產權核（IP核）系統芯片IP核標準化基礎IP核形態與優選原則9/12/202340曲阜師范大學計算機科學學院2.5系統級芯片硅知識產權和知識產權核（IP核）8/6知識產權與硅知識產權知識產權（IP：IntellectualProperty）包含版權、商標、專利權、集成電路布圖設計和植物品種權等。本課程講解的知識產權主要涉及集成電路布圖設計。通常稱這一類知識產權為硅知識產權（SiliconIntellectualProperty）。下面對術語IP如果不特別說明，均指硅知識產權或者集成電路布圖設計的知識產權。9/12/202341曲阜師范大學計算機科學學院知識產權與硅知識產權知識產權（IP：IntellectualIP歷史溯源IP的最初出現大約在20世紀90年代初。為了降低成本，減少重復開發工作量，集成電路制造商將合格的經過驗證的電路設計結果文件存儲在所謂函數庫的數據庫中，供設計師在日后進行類似設計中再利用。目前，集成電路設計行業中廣泛使用了函數庫，從而有效地提高了工作效率。函數庫中主要有三種類型的庫文件，即邏輯門級庫文件，寄存器傳輸級庫文件和行為級庫文件。9/12/202342曲阜師范大學計算機科學學院IP歷史溯源IP的最初出現大約在20世紀90年代初。為了降低IC設計中的核與核庫文件當設計師進行系統級IC設計時，不再對行為級庫文件的內部電路進行設計，往往直接把行為級庫里的部件文件當作IC子模塊加以調用。這些先前完成的IC設計部件作為整個IC電路一部分實現形式存在，具有固定的不可再分解的功能特性。于是，稱之為核（Core），從而部件級庫文件就稱為核庫。9/12/202343曲阜師范大學計算機科學學院IC設計中的核與核庫文件當設計師進行系統級IC設計時，不再對知識產權核與處理器核核庫文件是集成電路的布圖設計，屬于知識產權的范疇，于是核庫中各種核文件以及它們的集合稱為知識產權（IntellectualProperty），簡稱IP；又由于單個知識產權是不可再分解的，所以核文件也稱為知識產權核或者IP核（IPCore：IntellectualPropertyCore）。特別地，人們把處理器的核庫文件稱為處理器核（ProcessorCore）。9/12/202344曲阜師范大學計算機科學學院知識產權核與處理器核核庫文件是集成電路的布圖設計，屬于知識產IP核的五個基本特征：第三方使用；按照復用原則設計；可讀性強；完備的可測性；端口定義標準化。9/12/202345曲阜師范大學計算機科學學院IP核的五個基本特征：第三方使用；8/6/202345曲阜師系統芯片（SoC）也稱為片上系統SoC，Systemonchip，或者Systemonachip。基本定義是：以知識產權核為設計基礎，在單個芯片上集成處理器、存儲器、各種接口等部件，組成一個部分完整的計算機系統，可以完成特定的應用功能。系統芯片是單功能集成電路芯片的跨越式發展。目前，大多數32位的嵌入式處理器芯片都是SoC。9/12/202346曲阜師范大學計算機科學學院系統芯片（SoC）也稱為片上系統8/6/202346曲阜師范系統芯片的主要優點豐富的系統功能；客戶定制；提高速度；降低功耗；減少體積。9/12/202347曲阜師范大學計算機科學學院系統芯片的主要優點豐富的系統功能；8/6/202347曲阜系統芯片與IP核系統芯片逐漸成為集成電路設計的主流發展趨勢。統計數據也說明了IP核的重要性，2005年全球80%的SoC都采用以IP核為主的方式進行設計。現階段IC設計能力和EDA工具能力遠落后于SoC設計工藝的需要，兩者間的差距日益加劇，成為制約SoC制造和發展的瓶頸。IP（核）重用顯得十分重要，它可以減少研發成本，縮短研發時間，加速SoC上市。9/12/202348曲阜師范大學計算機科學學院系統芯片與IP核系統芯片逐漸成為集成電路設計的主流發展趨勢。IP庫（IPRepository）基于IP核重用的SoC設計工程需要一整套完整的設計環境（Infrastructure）支持。其中一個關鍵部分就是開發一個龐大的可重用IP模塊（或者IP核）庫，即IP庫（IPRepository）。9/12/202349曲阜師范大學計算機科學學院IP庫（IPRepository）基于IP核重用的SoC設IP核標準化基礎在制造SoC過程中必須做到高效地復用IP核。為了解決這個問題，需要建立統一的標準和規范。IP設計標準化與IP使用標準化是IP復用的基礎。9/12/202350曲阜師范大學計算機科學學院IP核標準化基礎在制造SoC過程中必須做到高效地復用IP核。IP標準化的主要機構VSIA虛擬插座接口聯盟，VirtualSocketInterfaceAllianceOCP-IP開放式內核協議國際同盟，OpenCoreProtocolInternationalPartnershipSPIRIT工具流內部IP封裝集成重用結構，StructureforPackaging,IntegratingandRe-usingIPwithinTool-flowsIPCG中國的集成電路IP標準工作組9/12/202351曲阜師范大學計算機科學學院IP標準化的主要機構VSIA8/6/202351曲阜師范大學IP標準化機構1—VSIAVSIA成立于1996年9月，是最早出現的國際性IP標準組織。VSIA的目標是“制訂混合和適配（Mix&Match）不同廠商提供的VC（虛擬元件，VirtualComponent）的公開標準，加快SoC的開發”。VSIA成員包括系統設計公司、半導體供應商、EDA公司、IP提供商等。現有的IP標準中的大多數由VSIA制訂。9/12/202352曲阜師范大學計算機科學學院IP標準化機構1—VSIAVSIA成立于1996年9月，是最IP核接口應按照標準進行設計IP標準化的基本理念為使不同來源的IP核可以在SOC中進行有效的集成，做到即插即用。IP核的接口應按照統一的標準進行設計。IP核的接口層次(InterfaceLayer)是一種抽象的層次，一個接口層次就是一個轉換包，它能夠把接口的一個抽象層次轉入下一個更加詳細的層次。9/12/202353曲阜師范大學計算機科學學院IP核接口應按照標準進行設計IP標準化的基本理念8/6/20IP核的測試當IP集成進SOC芯片以后，原本IP邊界上的I/O端口會嵌入到SOC內部，不能被芯片外界訪問到，IP失去了原來的可控制性和可觀察性。如何通過SOC芯片的I/O端口訪問到內部的IP，是一個必須解決的問題。目前，VSIA和IEEE都提出了一些解決方案，如IEEE的P1500標準(草案)，VSIA測試訪問結構標準。9/12/202354曲阜師范大學計算機科學學院IP核的測試當IP集成進SOC芯片以后，原本IP邊界上的I/IP核測試所需要的硬件結構硬件測試結構集成在片內。包括：包裝寄存器(WrapperRegister)、旁路寄存器(BypassRegister)、測試控制模塊(TestControlBlock)等。測試結構可完成測試SOC所必需的四種操作模式：正常模式、安全狀態(隔離)模式、外部測試模式和內部測試模式。9/12/202355曲阜師范大學計算機科學學院IP核測試所需要的硬件結構硬件測試結構集成在片內。8/6/2VSIA提出的VCIVCI（VirtualComponentInterface）是定義一個通用接口，以便任何來源的IP都可以在芯片集成者的SoC內進行互連。按這種方式，IP就不再局限為被設計者一次使用。它們可以被反復重用。采用VCI作為自身接口的IP模塊即可直接點對點地連接，也可通過帶有VCI接口的總線進行互連。9/12/202356曲阜師范大學計算機科學學院VSIA提出的VCIVCI（VirtualComponen虛擬元件接口（VCI）概念示意圖9/12/202357曲阜師范大學計算機科學學院虛擬元件接口（VCI）概念示意圖8/6/202357曲阜師VC的各層接口模型1.0層接口模型接口模型所面向的是VC核心的行為級模塊。它描述了一個VC在最高抽象層上的交換要求，是強制性要求的VC接口描述。0.0層接口模型0.0層接口模型是一個完全映射后的接口模型。它對硬件元件和軟件元件來說相當于在RTL級給出了接口性能。它對VC接口的描述是必不可少的。0.x層接口模型介于1.0層和0.0層之間的層次通稱為0.x層，它們對VC接口的描述并非是必需的。但這些中間層的引入會有助于集成商對VC的理解和應用。9/12/202358曲阜師范大學計算機科學學院VC的各層接口模型1.0層接口模型8/6/202358曲阜師VCI在SOC中的連接示意圖兩個VCI通過總線互連的邏輯結構示意如下圖所示。

9/12/202359曲阜師范大學計算機科學學院VCI在SOC中的連接示意圖兩個VCI通過總線互連的邏輯結構IP標準化機構2—OCP-IPOCP-IP成立于2001年12月，是一個非盈利性的組織。該組織以Sonics公司的OCP（開放式內核協議，OpenCoreProtocol）接口規范為基礎，目的是為即插即用（PlugandPlay）的SoC設計提供一套完整的通用標準IP插座接口，把OCP發展成接口插座標準。OCP規范與VSIA聯盟的VCI（虛擬元件接口，VirtualComponentInterface）標準有一定的類似性。9/12/202360曲阜師范大學計算機科學學院IP標準化機構2—OCP-IPOCP-IP成立于2001年1OCP-IP組織的宗旨OCP-IPisdedicatedtoproliferatingacommonstandardforintellectualproperty(IP)coreinterfaces,orsockets,thatfacilitate“plugandplay”System-on-Chip(SoC)design.MakingcomplexSoCdesignmoreefficientforthewidestaudience,theindustrystronglysupportstheOpenCoreProtocolastheuniversalcompletesocketstandard,regardlessofonchiparchitectureorwhichprocessorcoresarefeatured.ThebenefitsofastandardsocketforSoCdesignarenumerousandarediscussedinseveralplacesonHttp://website.9/12/202361曲阜師范大學計算機科學學院OCP-IP組織的宗旨OCP-IPisdedicatedOCP協議的設計目標開放式內核協議（OCP）是一個有效的、簡練的、內核連接標準，用于單集成電路芯片上兩個半導體內核的互連，使得內核之間在綜合和制造后都能可靠的通信。OCP定義了在一系列片上內核接口上的信號交換協議，OCP支持多種不同配置的體系結構，所以它是一個接口系列的協議。9/12/202362曲阜師范大學計算機科學學院OCP協議的設計目標開放式內核協議（OCP）是一個有效的、簡OCP的連接方式在兩個內核之間建立主機/從機（master/slave）連接一個內核叫做發起內核（initiatorcore），有一主機接口用于產生一個類似讀、寫的OCP請求和接受讀響應信號。另一個叫做目標內核（targetcore），有一從機接口用于接受和響應主機的請求。這樣OCP就建立了主從式架構模型，主機等同于客戶機，從機等同于服務器。9/12/202363曲阜師范大學計算機科學學院OCP的連接方式在兩個內核之間建立主機/從機（master/基于OCP協議的內核通信OCP不是另外一種總線，總線（bus）通常是兩個以上內核間的互連。OCP是兩個內核之間的互連。另外，OCP具有高度的可配置性，而總線沒有。OCP為兩個內核間的點與點平行通信提供了協議標準。在這種情況下，兩個內核都需要兩個OCP接口，主接口和從接口。一個核的主接口連接另一個核的從接口。9/12/202364曲阜師范大學計算機科學學院基于OCP協議的內核通信OCP不是另外一種總線，總線（busOCP的概念級示意圖

——虛部件互連9/12/202365曲阜師范大學計算機科學學院OCP的概念級示意圖

——虛部件互連8/6/202365曲阜VSIA規范類似于OCPVSIA同OCP相仿，也通過定義IP核的接口及點對點的方式來實現不同IP核的互連。OCP對接口定義更為完整，并且兼容VSIA，可以認為VSIA是OCP的一個子集。9/12/202366曲阜師范大學計算機科學學院VSIA規范類似于OCPVSIA同OCP相仿，也通過定義IPIP標準化機構3—IPCG我國對IP/SoC產業非常重視，于2002年批準成立了信息產業部集成電路IP標準工作組（IPCG），由IPCG負責制定中國的IP核技術標準。2006年中國頒布了由IPCG起草的11個有關集成電路IP核的電子行業標準。9/12/202367曲阜師范大學計算機科學學院IP標準化機構3—IPCG我國對IP/SoC產業非常重視，于我國集成電路IP核的電子行業標準2006年中國頒布了由IPCG起草的11個有關集成電路IP核的電子行業標準。涉及以下內容：

IP核信號完整性；IP核開發與集成的功能驗證分類法；IP核模型分類法；IP軟核、硬核的結構、性能和物理建模規范；片上總線屬性規范；集成電路IP/SoC功能驗證規范；IP核的模擬/混合信號規范；IP核轉讓規范；IP核測試數據交換格式和準則規范。9/12/202368曲阜師范大學計算機科學學院我國集成電路IP核的電子行業標準2006年中國頒布了由IPIPCG提出的IP核標準框架9/12/202369曲阜師范大學計算機科學學院IPCG提出的IP核標準框架8/6/202369曲阜師范大學IP核的配套文檔舉例某UART的IP核申述項列表功能概述OD8位通用異步串行通信接口等效部件或核與NationalSemiconductor的PC16550系列UART兼容目標應用市場定位消費類、工業和電機控制應用性能頻率最大值：183MHz形式信息硬度軟核測試覆蓋率代碼覆蓋率跳轉：100%變量：100%語句：100%FSM表達形式：100%FSM狀態：1009/12/202370曲阜師范大學計算機科學學院IP核的配套文檔舉例某UART的IP核申述項列表功能概述ODIP核的配套文檔舉例（續1）可交付項列表可交付項名稱：PTL源代碼①格式：VHDL文件名：UART.vhd,VART-tb.vhd,Read-Write.vhd,Line-Control.vhd,Interrupt-Control.vhd,MODEM-Control.vhd,RCVVR-FIFO.vhd,Receiver.vhd,XMIT-FIFO.vhd,Trandmitter.vhd9/12/202371曲阜師范大學計算機科學學院IP核的配套文檔舉例（續1）可交付可交付項名稱：PTL源代碼IP核的配套文檔舉例（續2）特點和是否遵守標準是否遵守標準遵守下列標準，IEEE1076-2002特點可編程的串行接口特性；具有MODEM控制功能；接收和發送分別有16個字節的FIFO；獨立控制發送、接收、線路狀態、數據裝置中斷及FIFO；完整的狀態信息報告功能；片類具有優先權中斷控制邏輯，具有獨立的中斷優先級控制能力。9/12/202372曲阜師范大學計算機科學學院IP核的配套文檔舉例（續2）特點和是否是否遵守標準遵守下列標IP核的三種形態軟核硬核固核9/12/202373曲阜師范大學計算機科學學院IP核的三種形態軟核8/6/202373曲阜師范大學計算機IP核形態的優選原則從可被重用頻度、可向其它工藝移植可能性、重用靈活性等方面考慮，三種IP核的優選次序是：上策選軟核、中策選固核、下策選硬核；從高性能、規范化、有較短上市時間、自行開發工作量盡量少、有支付高價能力的角度考慮，優選次序是：硬核為上策、固核為中策、軟核為下策。9/12/202374曲阜師范大學計算機科學學院IP核形態的優選原則從可被重用頻度、可向其它工藝移植可能性、2.6IP核互連與片上總線將SoC內部的多個IP核互連起來需要考慮的主要因素有通信結構、通信帶寬、時延、數據吞吐率及功耗等。以下簡單地介紹三種IP核互連的通信拓撲結構9/12/202375曲阜師范大學計算機科學學院2.6IP核互連與片上總線將SoC內部的多個IP核互連起來IP核單共享總線方式其拓撲結構屬于單總線結構，與局域網中一個網段的總線結構相類似。單共享總線的IP核互連方案不夠靈活，無法適應不同IP核的傳輸帶寬需要，不易擴展。9/12/202376曲阜師范大學計算機科學學院IP核單共享總線方式其拓撲結構屬于單總線結構，與局域網中一個點對點連接方式適用于兩個IP核的主/從連接。例如，滿足OCP（開放式內核協議）的IP核使用這種連接方式。如果兩個OCP的IP核需要點對點通信，則每一個IP核都必須有一對主/從接口。本方的主接口對應對方的從接口。點對點連接方式的缺點是互連線數量大，功耗較大。9/12/202377曲阜師范大學計算機科學學院點對點連接方式適用于兩個IP核的主/從連接。8/6/2023多層次/多總線互連方式不論是單共享總線還是多層次/多總線型共享總線，都可以稱之為片上總線（OCB，On-chipBus）。目前，大多數SoC采用片上總線進行IP核互連。9/12/202378曲阜師范大學計算機科學學院多層次/多總線互連方式不論是單共享總線還是多層次/多總線型共片上總線分類可細分為系統總線（SystemBus）與外圍總線（PeripheralBus）兩種類型。系統總線用來互連高性能IP模塊，這些模塊包括嵌入式CPU（或MCU）、DSP、主存控制器、DMA控制器等。它的特點是帶寬要求高、實時響應速度快；外圍總線用來互連性能低、功耗低的設備，是為了滿足功耗、便攜性、可重用性等方面的特殊要求。系統總線與外圍總線之間通過橋接器或者交換矩陣相連。9/12/202379曲阜師范大學計算機科學學院片上總線分類可細分為系統總線（SystemBus）與外圍總單共享總線結構以及它的進化9/12/202380曲阜師范大學計算機科學學院單共享總線結構以及它的進化8/6/202380曲阜師范大學2.7低功耗設計基本原理低功耗設計是嵌入式系統設計的一大特點，涉及硬件和軟件，是近幾年來較熱門的一個研究課題。其研究的內容很多。下面介紹低功耗設計的基本原理和知識9/12/202381曲阜師范大學計算機科學學院2.7低功耗設計基本原理低功耗設計是嵌入式系統設計的一大2.7.1硬件低功耗設計目前嵌入式系統使用的集成電路以CMOS型芯片為主。CMOS電路有兩種主要功耗來源：動態功耗和靜態功耗。9/12/202382曲阜師范大學計算機科學學院2.7.1硬件低功耗設計目前嵌入式系統使用的集成電路以CCMOS集成電路的總功耗計算CMOS電路功耗P總有以下近似計算公式：P總=P動態+P直流開關功耗+P靜態 公式1公式1中的第1項和第2項是動態功耗，第3項是靜態功耗。參看下一頁MOS反相管功耗分析圖。第1項(P動態)一般占總功耗的70%~90%。第2項(P直流開關功耗)一般占總功耗的10%~30%。第3項(P靜態)一般占不到1%的總功耗。9/12/202383曲阜師范大學計算機科學學院CMOS集成電路的總功耗計算CMOS電路功耗P總有以下近似細化算式P動態=aCLfVdd2

公式2其中：a為開關系數，即每個時鐘周期中發生狀態變化器件的個數，CL為負載電容，f為電路的工作頻率，Vdd為電路的電源電壓值。P直流開關功耗=VddIst 公式3其中：Ist為短路電流值，P直流開關功耗。P靜態=VddIleakage 公式4其中：Ileakage為漏電流值。9/12/202384曲阜師范大學計算機科學學院細化算式P動態=aCLfVdd2 公CMOS反相器電路的功耗分析9/12/202385曲阜師范大學計算機科學學院CMOS反相器電路的功耗分析8/6/202385曲阜師范大動態電源管理技術因為系統各部分的工作負載不相同，系統在每個工作時刻的負載不相同，總會有一部分部件處于閑置狀態。所以可以有選擇地把閑置的系統部件置于低功耗狀態。等待模式和停止模式都屬于低功耗模式。動態電源管理舉例：S3C44B0X處理器的時鐘和電源管理模塊參看三星公司S3C44B0X處理器數據手冊

Charpter5CLOCK&POWERMANAGEMENT9/12/202386曲阜師范大學計算機科學學院動態電源管理技術因為系統各部分的工作負載不相同，系統在每個工等待模式CPU停止工作，但系統時鐘并不停止，單片機的外圍I/O模塊也不停止工作；系統功耗降低有限，只相當于工作模式的50%～70%。9/12/202387曲阜師范大學計算機科學學院等待模式CPU停止工作，但系統時鐘并不停止，單片機的外圍I/停止模式系統時鐘停止，由外部事件中斷重新啟動時鐘系統時鐘，進而喚醒CPU繼續工作，CPU消耗電流可降到微安級。9/12/202388曲阜師范大學計算機科學學院停止模式系統時鐘停止，由外部事件中斷重新啟動時鐘系統時鐘，進動態電壓縮放技術電壓調節子程序首先分析系統工作狀態，然后決定最佳工作電壓。9/12/202389曲阜師范大學計算機科學學院動態電壓縮放技術電壓調節子程序首先分析系統工作狀態，然后決定2.7.2軟件低功耗設計在嵌入式軟件開發過程中也需要采取對應的措施。在編程方面注意以下幾個要素：編譯優化技術減少CPU的運算量避免后臺程序長時間無效運行用“中斷”代替“輪詢”硬件軟件化采用快速算法9/12/202390曲阜師范大學計算機科學學院2.7.2軟件低功耗設計在嵌入式軟件開發過程中也需要采取低功耗編譯優化技術由改進的編譯器實現優化編譯算法，使得編譯調試之后的代碼在運行時，能夠讓各個部件始終工作在最低能