1計數器的級聯CLOCKRESET_LLOAD_LCNTEND0D1D2D3Q4Q5Q6Q774x16374x163并行級聯方式2思考：利用低位的進位控制高位的時鐘行不行？3思考：利用低位的進位控制高位的時鐘行不行？計數輸出順序有錯，但模未改變如何讓計數輸出順序正確？4串行級聯方式5模m計數器（m>2n）先進行級聯，再整體置零或預置數例：用74x163構造模193計數器兩片163級聯得8位二進制計數器（0～255）

——采用整體清零法，0～1926模m計數器（m>2n）先進行級聯，再整體置零或預置數例：用74x163構造模193計數器兩片163級聯得8位二進制計數器（0～255）

——采用整體清零法，0～192若m可以分解：m=m1m2分別實現m1和m2，再級聯——采用整體預置數法，63～255256－193＝637ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA如何控制地址端自動輪流選擇輸出Y0～Y7——計數器的應用8DecodingBinary-CounterState若在一次狀態轉移中有2位或多位計數位同時變化，譯碼器輸出端可能會產生“尖峰脈沖”

——

功能性冒險01234567012Functionhazard9CLK

8位寄存器改進：消除“毛刺”10計數器的應用序列信號發生器

例：在時鐘作用下周期產生序列10101011，10101011，…S0/1S1/0S2/1S3/0S4/1S5/0S6/1S7/1MOORE機8個狀態計數器+組合電路11計數器的應用序列信號發生器

例：在時鐘作用下周期產生序列10101011，10101011，…計數器+組合電路12計數器的應用例：紅綠燈信號發生器，輸入時鐘信號T=5s，要求周期產生綠燈30s，黃燈5s，紅燈25s。需要多少個狀態？例：流水燈的設計任務：設計一個可以循環移動的流水燈，燈總數為8盞，具體要求如下：1、5亮，其余滅，右移三次后全滅4、8亮，其余滅，左移三次后全滅4、5亮，其余滅，各向兩邊移三次后全滅1、8亮，其余滅，各向中間移三次后全滅計數器的應用效果圖計數器的應用任務分析所要求的彩燈電路在某電路板上完成，該電路板能夠提供48MHz標準時鐘信號，附帶有8個共陽的LED管可作為彩燈使用。因此要實現的電路的框圖如圖所示。設計思路根據要求，LED彩燈的花色變化為20步，這20步的變化是按順序進行，周而復始的，因此，可以用一個具有20個狀態的狀態機實現，這20個狀態構成一個單環，如圖所示。設計思路可以利用計數器產生這20個狀態編碼，用譯碼電路將對應的編碼變為對應的LED顯示碼。電路框圖如圖所示188.2LatchedandFlip-FlopsSSIlatchesandflip-flops1Q1Q2Q2Q3Q3Q4Q4Q1,2C1D2D3,4C3D4D74x375DlatchPRDQCLKQCLR74x74PRJQCLKK

QCLR74x109PRJQCLKK

QCLR74x11219開關消抖+5VSW_LDSW開關閉合SW_LDSW開關打開閉合第1次接觸觸點抖動SW_LDSW理想情況20SW_LSW0011SW_LSW0011開關閉合0011SW_LSW0011SW_LSW110021SW_LSWDSW開關閉合QQLSQRQ+5V22總線保持電路ABCG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774x138EN1EN2_LEN3_LSRC0SRC1SRC2P0P1P7SDATA23DQCQDQCQDQCQDQCQDIN[3:0]WRDOUT[3:0]RDMultibitRegistersandLatches鎖存器的應用——多位鎖存器寄存器（register）共用同一時鐘的多個D觸發器組合在一起通常用來存儲一組相關的二進制數。244-bitregister74x1756-bitregister74x1741D2D3D4DCLKCLR_L258-bitregister74x374（三態輸出）OEOutputenable2674x377（使能）74x273（異步清零）CLK74x374（輸出使能）2774x377（使能）ENEN’二選一多路復用結構28寄存器（register）和鎖存器（latch）有什么區別？寄存器：邊沿觸發特性鎖存器：C有效期間輸出跟隨輸入變化74x374輸出使能8位寄存器74x373輸出使能8位鎖存器294位寄存器74x1751D2D3D4DCLKCLR_L30318.5shiftregister（移位寄存器）串行輸入serialinputSERINSEROUT串行輸出serialoutputSerial-in,serial-outshiftregister可以使一個信號延遲n個時鐘周期之后再輸出32串入serial-inSERIN1Q2QNQ并出parallel-out可以用來完成串－并轉換serial-to-parallelconversionStructureofaserial-in,parallel-outshiftregister33多路復用結構LOAD/SHIFTSERINSEROUTStructureofaparallel-in,serial-outshiftregister34LOAD/SHIFTSERIN1Q2QNQStructureofaparallel-in,parallel-outshiftregister35MSI

shiftregistersCLKCLRSERASERB74x164QAQBQCQDQEQFQGQHCLKCLKINHSH/LDCLRSERABCDEFGH

QH74x166SERA·SERB抑制時鐘364-bituniversalshiftregister74x194CLKCLRS1S0LIND

QDCQCBQBAQARIN74x194S1S0功能00保持01右移10左移11載入左移輸入右移輸入3700S1S0保持S1’S0’S1S010左移01右移11載入Qi*=S1’·S0’·Qi+S1’·S0·Qi-1+S1·S0’·Qi+1+S1·S0·INi4-bituniversalshiftregister74x19438CLKCLRS1S0LIND

QDCQCBQBA