實驗三用狀態機實現序列檢測器的設計第一頁，共四十二頁，編輯于2023年，星期二任務分析本次實驗的核心是：應用有限狀態機設計思路，檢測輸入的串行數據是否是”11100101”。根據DE2板的資源，擬用SW0---SW7作為系統輸入（系統由此需要設計一個8bits并行數據轉串行的模塊）一個7段數碼顯示譯碼器作為檢測結果的輸出顯示，如果串行序列為”11100101”，顯示a，否則顯示b（系統需要設計一個7段數碼顯示譯碼器模塊）為了顯示可控，清晰，擬用key0,key1實現時鐘，復位信號的輸入。第二頁，共四十二頁，編輯于2023年，星期二本實驗由頂層文件、串行檢測、并行數據轉串行、數碼管顯示四個模塊組成設計參考頂層模塊并轉串模塊串行檢測模塊數碼管顯示模塊并行8bits數據clk串行數據4bits數據reset7bits數據第三頁，共四十二頁，編輯于2023年，星期二1、構建一個工程名為schk的工程第四頁，共四十二頁，編輯于2023年，星期二由File->NewProjectWizard,彈出對話框，設置文件夾目錄，Project名稱。注意，1）不能將文件夾放置與軟件安裝目錄下，應放在DATA盤上2）要求以自己的學號作為文件夾名3）項目名稱為XULIEQI,與后續的頂層實體名相對應。第五頁，共四十二頁，編輯于2023年，星期二暫無文件添加，按next，繼續第六頁，共四十二頁，編輯于2023年，星期二根據DE2實驗平臺，選擇FPGA目標器件為：CycloneII系列：EP2C35F672C6第七頁，共四十二頁，編輯于2023年，星期二仍然使用軟件自帶的綜合仿真工具，所以按NEXT，繼續第八頁，共四十二頁，編輯于2023年，星期二Project建立總結，按Finish完成第九頁，共四十二頁，編輯于2023年，星期二輸入schk的Verilog文本第十頁，共四十二頁，編輯于2023年，星期二由File->New,得如下對話框，選擇VerilogHDLFile：第十一頁，共四十二頁，編輯于2023年，星期二將設計的Verilog程序輸入，并存盤名為schk.v第十二頁，共四十二頁，編輯于2023年，星期二由File->new，彈出對話框，選擇otherfiles->VectorWaveformFile第十三頁，共四十二頁，編輯于2023年，星期二將波形文件存盤為schk.vwf第十四頁，共四十二頁，編輯于2023年，星期二設定schk.v是目前的頂層文件第十五頁，共四十二頁，編輯于2023年，星期二由Processing->start->startannlysis&elaboration對程序進行初步的分析第十六頁，共四十二頁，編輯于2023年，星期二雙擊波形文件下的空白區，得到如下對話框，點擊NoderFinder第十七頁，共四十二頁，編輯于2023年，星期二彈出下面的對話框，單擊List，選中AB、CLK、CLR、DIN、Q幾個端口，單擊>_后，點擊OK第十八頁，共四十二頁，編輯于2023年，星期二由edit->endtime，設定仿真終止時間為1us,選中CLK點擊設置周期是10ns，并對CLR,DIN作相應設置第十九頁，共四十二頁，編輯于2023年，星期二由assigments->settings，對仿真工具設定為功能仿真，并將激勵文件調入第二十頁，共四十二頁，編輯于2023年，星期二由Processing->generatefunctionalsimulationnetlist，提取功能仿真的網表由processing->startsimulation進行功能仿真，并對結果進行分析。第二十一頁，共四十二頁，編輯于2023年，星期二時序仿真

由assignments->settings,更改仿真器的設置為時序仿真：timing第二十二頁，共四十二頁，編輯于2023年，星期二由processing->startcompile對設計進行全編譯再由processing->startsimulation進行時序仿真，分析結果第二十三頁，共四十二頁，編輯于2023年，星期二2、仿照工程schk的設計方法，再分別設計xulie和decl7s兩個verilogHDL模塊，并分別進行功能仿真和時序仿真，對仿真結果進行分析。注：編寫數碼管顯示程序（decl7s.v）來顯示A或B狀態。已知數碼管為共陽級連接。輸入（4bits）輸出（7bits）顯示內容4’b10107’b0001000a4’b10117’b0000011b4’b00007’b10000000提示：可以在default分支選用顯示“0”。第二十四頁，共四十二頁，編輯于2023年，星期二3、創建頂層文件：第二十五頁，共四十二頁，編輯于2023年，星期二輸入XULIEQI的Verilog文本并保為XULIEQI.v第二十六頁，共四十二頁，編輯于2023年，星期二由File->new，彈出對話框，選擇otherfiles->VectorWaveformFile第二十七頁，共四十二頁，編輯于2023年，星期二將波形文件存盤為XULIEQI.vwf第二十八頁，共四十二頁，編輯于2023年，星期二設定XULIEQI.v是目前的頂層文件第二十九頁，共四十二頁，編輯于2023年，星期二由Processing->start->startannlysis&elaboration對程序進行初步的分析第三十頁，共四十二頁，編輯于2023年，星期二添加波形仿真端口第三十一頁，共四十二頁，編輯于2023年，星期二由edit->endtime，設定仿真終止時間為1us,選中CLK點擊設置周期是10ns；選中din8，單擊如下圖，設置Startvalue：11100101；Incrementby：0設置好后確定。第三十二頁，共四十二頁，編輯于2023年，星期二第三十三頁，共四十二頁，編輯于2023年，星期二由assigments->settings，對仿真工具設定為功能仿真，并將激勵文件調入第三十四頁，共四十二頁，編輯于2023年，星期二由Processing->generatefunctionalsimulationnetlist，提取功能仿真的網表由processing->startsimulation進行功能仿真，并對結果進行分析。第三十五頁，共四十二頁，編輯于2023年，星期二時序仿真由assignments->settings,更改仿真器的設置為時序仿真：timing由processing->startcompile對設計進行全編譯再由processing->startsimulation進行時序仿真，分析結果第三十六頁，共四十二頁，編輯于2023年，星期二4、鎖引腳1）根據DE2_pin_assignments文件內容、格式制作本設計引腳對應文件的引腳鎖定文件：XUELIEQI.csv2)由Assignments->ImportAssignment，打開對話框，調入引腳對應文件XUELIEQI.csv即可。第三十七頁，共四十二頁，編輯于2023年，星期二引腳鎖定說明輸入信號：并行輸入8bits信號，由撥動開關SW0—SW7完成。時鐘和復位信號分別由按鍵KEY0,KEY1輸入輸出信號：顯示由數碼管HEX0顯示實現。第三十八頁，共四十二頁，編輯于2023年，星期二第三十九頁，共四十二頁，編輯于2023年，星期二鎖好引腳，進行全編譯（compile），重新布局布線，時序仿真引腳鎖定，仿真結果核對無誤后，準備下載第四十頁，共四十二頁，編輯于2023年，星期二5、下載由tools-