CMOS工藝流程與MOS電路版圖舉例

1.CMOS工藝流程1)簡化N阱CMOS工藝演示flash2)清華工藝錄像：N阱硅柵CMOS工藝流程3)雙阱CMOS集成電路的工藝設計2.典型N阱CMOS工藝的剖面圖3.SimplifiedCMOSProcessFlow4.MOS電路版圖舉例2021/5/91

1)簡化N阱CMOS

工藝演示2021/5/92氧化層生長光刻1，刻N阱掩膜版氧化層P-SUB2021/5/93曝光光刻1，刻N阱掩膜版光刻膠掩膜版2021/5/94氧化層的刻蝕光刻1，刻N阱掩膜版2021/5/95N阱注入光刻1，刻N阱掩膜版2021/5/96形成N阱N阱P-SUB2021/5/97氮化硅的刻蝕光刻2，刻有源區掩膜版二氧化硅掩膜版N阱2021/5/98場氧的生長光刻2，刻有源區掩膜版二氧化硅氮化硅掩膜版N阱2021/5/99去除氮化硅光刻3，刻多晶硅掩膜版FOXN阱2021/5/910重新生長二氧化硅（柵氧）光刻3，刻多晶硅掩膜版柵氧場氧N阱2021/5/911生長多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱2021/5/912刻蝕多晶硅光刻3，刻多晶硅掩膜版掩膜版N阱2021/5/913刻蝕多晶硅光刻3，刻多晶硅掩膜版多晶硅N阱2021/5/914P+離子注入光刻4，刻P+離子注入掩膜版掩膜版P+N阱2021/5/915N+離子注入光刻5，刻N+離子注入掩膜版N+N阱2021/5/916生長磷硅玻璃PSGPSGN阱2021/5/917光刻接觸孔光刻6，刻接觸孔掩膜版P+N+N阱2021/5/918刻鋁光刻7，刻Al掩膜版AlN阱2021/5/919刻鋁VDDVoVSSN阱2021/5/920光刻8，刻壓焊孔掩膜版鈍化層N阱2021/5/9212)清華工藝錄像N阱硅柵CMOS工藝流程2021/5/922初始氧化2021/5/923光刻1，刻N阱2021/5/924N阱形成N阱2021/5/925Si3N4淀積Si3N4緩沖用SiO2P-Si

SUBN阱2021/5/926光刻2，刻有源區，場區硼離子注入有源區有源區N阱2021/5/927場氧1N阱2021/5/928光刻3N阱2021/5/929場氧2N阱2021/5/930柵氧化，開啟電壓調整柵氧化層N阱2021/5/931多晶硅淀積多晶硅柵氧化層N阱2021/5/932光刻4，刻NMOS管硅柵，

磷離子注入形成NMOS管N阱NMOS管硅柵用光刻膠做掩蔽2021/5/933光刻5，刻PMOS管硅柵，

硼離子注入及推進，形成PMOS管N阱PMOS管硅柵用光刻膠做掩蔽2021/5/934磷硅玻璃淀積N阱磷硅玻璃2021/5/935光刻6，刻孔、磷硅玻璃淀積回流（圖中有誤，沒刻出孔)N阱2021/5/936蒸鋁、光刻7，刻鋁、

光刻8，刻鈍化孔

（圖中展示的是刻鋁后的圖形）N阱VoVinVSSVDDP-SUB

磷注入硼注入磷硅玻璃PMOS管硅柵NMOS管硅柵2021/5/937離子注入的應用2021/5/9382021/5/939N阱硅柵CMOS工藝流程2021/5/940形成N阱初始氧化，形成緩沖層，淀積氮化硅層光刻1，定義出N阱反應離子刻蝕氮化硅層N阱離子注入，先注磷31P+

，后注砷75As+3)雙阱CMOS集成電路的工藝設計Psub.〈100〉磷31P+砷75As+2021/5/941形成P阱在N阱區生長厚氧化層，其它區域被氮化硅層保護而不會被氧化去掉光刻膠及氮化硅層

P阱離子注入，注硼N阱Psub.〈100〉2021/5/942推阱退火驅入，雙阱深度約1.8μm去掉N阱區的氧化層N阱P阱2021/5/943形成場隔離區生長一層薄氧化層淀積一層氮化硅光刻2場隔離區，非隔離區被光刻膠保護起來反應離子刻蝕氮化硅場區硼離子注入以防止場開啟熱生長厚的場氧化層去掉氮化硅層2021/5/944閾值電壓調整注入光刻3，VTP調整注入光刻4，VTN調整注入光刻膠31P+11B+2021/5/945形成多晶硅柵（柵定義）生長柵氧化層淀積多晶硅

光刻5，刻蝕多晶硅柵N阱P阱2021/5/946形成硅化物淀積氧化層反應離子刻蝕氧化層，形成側壁氧化層（spacer,sidewall）淀積難熔金屬Ti或Co等低溫退火，形成C-47相的TiSi2或CoSi去掉氧化層上的沒有發生化學反應的Ti或Co高溫退火，形成低阻穩定的TiSi2或CoSi22021/5/947形成N管源漏區光刻6，利用光刻膠將PMOS區保護起來離子注入磷或砷，形成N管源漏區形成P管源漏區光刻7，利用光刻膠將NMOS區保護起來離子注入硼，形成P管源漏區2021/5/948形成接觸孔化學氣相淀積BPTEOS硼磷硅玻璃層退火和致密光刻8，接觸孔版反應離子刻蝕磷硅玻璃，形成接觸孔2021/5/949形成第一層金屬淀積金屬鎢(W)，形成鎢塞2021/5/950形成第一層金屬淀積金屬層，如Al-Si、Al-Si-Cu合金等光刻9，第一層金屬版，定義出連線圖形反應離子刻蝕金屬層，形成互連圖形2021/5/951形成穿通接觸孔化學氣相淀積PETEOS,等離子增強正硅酸四乙酯熱分解PlasmaEnhancedTEOS

：tetraethylorthosilicate[Si-(OC2H5)4]

--通過化學機械拋光進行平坦化光刻穿通接觸孔版反應離子刻蝕絕緣層，形成穿通接觸孔形成第二層金屬淀積金屬層，如Al-Si、Al-Si-Cu合金等光刻10，第二層金屬版，定義出連線圖形反應離子刻蝕，形成第二層金屬互連圖形正硅酸乙脂（TEOS）分解650～750℃2021/5/952合金形成鈍化層在低溫條件下(小于300℃)淀積氮化硅

光刻11，鈍化版刻蝕氮化硅，形成鈍化圖形測試、封裝，完成集成電路的制造工藝

CMOS集成電路采用(100)晶向的硅材料2021/5/9534)圖解雙阱硅柵CMOS制作流程2021/5/954

首先進行表面清洗，去除wafer表面的保護層和

雜質，三氧化二鋁必須以高速粒子撞擊，并

用化學溶液進行清洗。甘油甘油2021/5/955

然后在表面氧化二氧化硅膜以減小后一步氮化硅對晶圓的表面應力。

涂覆光阻(完整過程包括，甩膠→預烘→曝光→顯影→后烘→腐蝕→去除光刻膠)。其中二氧化硅以氧化形成，氮化硅LPCVD沉積形成(以氨、硅烷、乙硅烷反應生成)。2021/5/956

光刻技術去除不想要的部分，此步驟為定出P型阱區域。(所謂光刻膠就是對光或電子束敏感且耐腐蝕能力強的材料，常用的光阻液有S1813,AZ5214等)。光刻膠的去除可以用臭氧燒除也可用專用剝離液。氮化硅用180℃的磷酸去除或含CF4氣體的等離子刻蝕(RIE)。

2021/5/957

在P阱區域植入硼(+3)離子，因硅為+4價，所以形成空洞，呈正電荷狀態。(離子植入時與法線成7度角，以防止發生溝道效應，即離子不與原子碰撞而直接打入)。每次離子植入后必須進行退火處理，以恢復晶格的完整性。(但高溫也影響到已完成工序所形成的格局)。

2021/5/958LOCOS(local

oxidation

of

silicon)選擇性氧化：濕法氧化二氧化硅層，因以氮化硅為掩模會出現鳥嘴現象，

影響尺寸的控制。二氧化硅層在向上生成的同時也向下移動，為膜厚的0.44倍，所以在去除二氧化硅層后，出現表面臺階現象。濕法氧化快于干法氧化，因OH基在硅中的擴散速度高于O2。硅膜越厚所需時間越長。

2021/5/959

去除氮化硅和表面二氧化硅層。露出N型阱區

域。(上述中曝光技術光罩與基片的距離分為接觸式、接近式和投影式曝光三種，常用投影式又分為等比和微縮式。曝光會有清晰度和分辯率，所以考慮到所用光線及波長、基片表面平坦度、套刻精度、膨脹系數等)。

2021/5/960

離子植入磷離子(+5)，所以出現多余電子，呈現負電荷狀態。電荷移動速度高于P型約0.25倍。以緩沖氫氟酸液去除二氧化硅層。

2021/5/961

在表面重新氧化生成二氧化硅層，LPCVD沉積

氮化硅層，以光阻定出下一步的field

oxide區域。

2021/5/962

在上述多晶硅層外圍，氧化二氧化硅層以作為保護。涂布光阻，以便利用光刻技術進行下一步的工序。

2021/5/963

形成NMOS，以砷離子進行植入形成源漏極。

此工序在約1000℃中完成，不能采用鋁柵極工藝，因鋁不能耐高溫，此工藝也稱為自對準工藝。砷離子的植入也降低了多晶硅的電阻率(塊約為30歐姆)。還采用在多晶硅上沉積高熔點金屬材料的硅化物(MoSi2、WSi2、TiSi2等)，形成多層結構

2021/5/964

以類似的方法，形成PMOS，植入硼(+3)離子。(后序中的PSG或BPSG能很好的穩定能動鈉離子，以保證MOS電壓穩定)。2021/5/965

后序中的二氧化硅層皆是化學反應沉積而成，其中加入PH3形成PSG(phospho-silicate-glass)，加入B2H6形成BPSG(boro-phospho-silicate-glass)以平坦表面。所謂PECVD(plasma

enhanced

CVD)在普通CVD反應空間導入電漿(等離子)，使氣體活化以降低反應溫度)。

2021/5/9662021/5/967

光刻技術定出孔洞，以濺射法或真空蒸發法，依次沉積鈦+氮化鈦+鋁+氮化鈦等多層金屬。(其中還會考慮到鋁的表面氧化和氯化物的影響)。由于鋁硅固相反應，特別對淺的PN結難以形成漏電流(leak

current)小而穩定的接觸，為此使用TiN等材料，以抑制鋁硅界面反應，并有良好的歐姆，這種材料也稱為勢壘金屬(barrier

metal)。

2021/5/968

RIE刻蝕出布線格局。以類似的方法沉積第二層金屬，以二氧化硅絕緣層和介電層作為層間保

護和平坦表面作用。

2021/5/969

為滿足歐姆接觸要求，布線工藝是在含有5~10%氫的氮氣中，在400~500℃溫度下熱處理15~30分鐘(也稱成形forming)，以使鋁和硅合金化。最后還要定出PAD接觸窗，以便進行bonding工作。(上述形成的薄膜厚度的計算可采用光學衍射、傾斜研磨、四探針法等方法測得)。

2021/5/9702021/5/971

2.典型P阱CMOS工藝的剖面圖源硅柵漏薄氧化層金屬場氧化層p-阱n-襯底（FOX）低氧2021/5/972CMOSprocessp+p+p-2021/5/973Process(Inverter)p-subP-diffusionN-diffusionPolysiliconMetalLegendofeachlayercontactN-wellGND低氧場氧p-subp+InVDDSGDDGS圖例2021/5/974LayoutandCross-SectionViewofInverterInTopVieworLayoutCross-SectionViewP-diffusionN-diffusionPolysiliconMetalLegendofeachlayercontactVDDGNDGNDOutVDDInverterInOutN-well圖例2021/5/975Processfieldoxidefieldoxidefieldoxide2021/5/9763.SimplifiedCMOSProcessFlowCreaten-wellandactiveregionsGrowgateoxide(thinoxide)Depositandpatternpoly-siliconlayerImplantsourceanddrainregions,substratecontactsCreatecontactwindows,depositandpatternmetallayers2021/5/977N-well,ActiveRegion,GateOxideCrossSectionn-wellTopViewSGDDGSMetalMetalMetalPolysiliconn+p+VDDVSSpMOSFETnMOSFET2021/5/978Poly-siliconLayer

TopViewCross-Section2021/5/979N+andP+RegionsTopViewOhmiccontactsCross-Section2021/5/980SiO2UponDevice&ContactEtchingTopViewCross-Section2021/5/981MetalLayer–byMetalEvaporationTopViewCross-Section2021/5/982ACompleteCMOSInverterTopViewCross-Section2021/5/983DiffusionSiO2FETPolysilicon2021/5/984Transistor-LayoutDiffusionPolysilicon2021/5/985layersN-DiffusionPoly-siliconMetal1Metal2SiO2SiO2SiO2P-Diffusion2021/5/986ViaandContactsDiffusionMetal2SiO2SiO2PolysiliconMetal-DiffContactMetal-PolyContactSiO2ViaMetal12021/5/987InverterExampleMetal-nDiffContactMetal-PolyContactViaVDDGNDVDDMetal2Metal1Metal-nDiffContactGND2021/5/9884.MOS電路版圖舉例1)鋁柵CMOS電路版圖設計規則2)鋁柵、硅柵MOS器件的版圖3)鋁柵工藝CMOS版圖舉例4)硅柵工藝MOS電路版圖舉例5)P阱硅柵單層鋁布線CMOS集成電路的工藝過程6)CMOSIC版圖設計技巧

7)CMOS反相器版圖流程2021/5/9891)鋁柵CMOS電路版圖設計規則2021/5/990

該圖的說明a溝道長度3λbGS/GD覆蓋λcp+，n+最小寬度3λdp+，n+最小間距3λep阱與n+區間距2λf孔距擴散區最小間距

2λgAl覆蓋孔λ孔2λ×3λ或3λ×3λhAl柵跨越p+環λiAl最小寬度4λjAl最小間距3λp+Al1n+2021/5/9912)鋁柵、硅柵MOS器件的版圖硅柵MOS器件鋁柵MOS器件2021/5/992Source/Drain:Photomask(darkfield)ClearGlassChromiumCrossSection鋁柵MOS工藝掩膜版的說明2021/5/993Gate:Photomask(darkfield)ClearGlassChromiumCrossSection2021/5/994Contacts:Photomask(darkfield)ClearGlassChromiumCrossSection2021/5/995MetalInterconnects:Photomask(lightfield)ChromiumClearGlassCrossSection2021/5/996硅柵硅柵MOS器件工藝的流程

Process(1)刻有源區正膠2021/5/997Process(2)刻多晶硅與自對準摻雜Self-AlignDoping2021/5/998Process(3)刻接觸孔、反刻鋁

fieldoxide(FOX)metal-polyinsulatorthinoxide2021/5/999

3)鋁柵工藝CMOS反相器版圖舉例

圖2為鋁柵CMOS反相器版圖示意圖。可見，為了防止寄生溝道以及p管、n管的相互影響，采用了保護環或隔離環：對n溝器件用p+環包圍起來，p溝器件用n+環隔離開，p+、n+環都以反偏形式接到地和電源上，消除兩種溝道間漏電的可能。

2021/5/9100圖2鋁柵CMOS反相器版圖示意圖版圖分解：刻P阱2.刻P+區/保護環3.刻n+區/保護帶4.刻柵、預刻接觸孔5.刻接觸孔6.刻Al7.刻純化孔P+區保護環n+區/保護帶2021/5/91013版圖分解：1.刻P阱2.刻P+區/環3.刻n+區4.刻柵、預刻接觸孔5.刻接觸孔6.刻Al7.刻純化孔2021/5/91024版圖分解：1.刻P阱2.刻P+區/環3.刻n+區4.刻柵、預刻接觸孔5.刻接觸孔6.刻Al7.刻純化孔2021/5/91034)硅柵MOS版圖舉例E/ENMOS反相器

刻有源區

刻多晶硅柵刻NMOS管S、D

刻接觸孔

反刻Al圖5E/ENMOS反相器版圖示意圖2021/5/9104E/DNMOS反相器刻有源區刻耗盡注入區刻多晶硅柵刻NMOS管S、D刻接觸孔反刻Al圖6E/DNMOS反相器版圖2021/5/9105

制備耗盡型MOS管

在MOS集成電路中，有些設計需要采用耗盡型MOS管，這樣在MOS工藝過程中必須加一塊光刻掩膜版，其目的是使非耗盡型MOS管部分的光刻膠不易被刻蝕，然后通過離子注入和退火、再分布工藝，改變耗盡型MOS管區有源區的表面濃度，使MOS管不需要柵電壓就可以開啟工作。然后采用干氧－濕氧－干氧的方法進行場氧制備，其目的是使除有源區部分之外的硅表面生長一層較厚的SiO2層，防止寄生MOS管的形成。2021/5/9106

硅柵CMOS與非門版圖舉例

刻P阱刻p+環刻n+環刻有源區刻多晶硅柵刻PMOS管S、D刻NMOS管S、D刻接觸孔反刻Al圖7硅柵CMOS與非門版圖2021/5/910782021/5/9108硅柵P阱CMOS反相器版圖設計舉例5.刻NMOS管S、D6.刻接觸孔7.反刻Al(W/L)p=3(W/L)n1.刻P阱2.刻有源區3.刻多晶硅柵4.刻PMOS管S、D2021/5/91091.刻P阱2.刻有源區3.刻多晶硅柵2021/5/91104.刻PMOS管S、D5.刻NMOS管S、D2021/5/9111VDDVoViVss7.反刻Al6.刻接觸孔VDDViVssVo2021/5/9112光刻1與光刻2套刻光刻2與光刻3套刻2021/5/9113光刻3與光刻4套刻光刻膠保護光刻4與光刻5套刻光刻膠保護刻PMOS管S、D刻NMOS管S、DDDSS2021/5/9114光刻5與光刻6套刻VDDViVssVo光刻6與光刻7套刻VDDViVDDVoViVssVDDViVssVo2021/5/9115ViVoT2W/L=3/1T1W/L=1/1PolyDiffAlconP阱ViVssVoVDD2021/5/91165)P阱硅柵單層鋁布線CMOS的工藝過程

下面以光刻掩膜版為基準，先描述一個P阱硅柵單層鋁布線CMOS集成電路的工藝過程的主要步驟，用以說明如何在CMOS工藝線上制造CMOS集成電路。（見教材第7--9頁，圖1.12）2021/5/9117CMOS集成電路工藝

--以P阱硅柵CMOS為例1、光刻I---阱區光刻，刻出阱區注入孔N-SiSiO22021/5/91182、阱區注入及推進，形成阱區N-subP-well2021/5/91193、去除SiO2，長薄氧，長Si3N4N-subP-wellSi3N4薄氧2021/5/91204、光II---有源區光刻，刻出PMOS管、NMOS管的源、柵和漏區N-SiP-wellSi3N42021/5/91215、光III---N管場區光刻，N管場區注入孔，以提高場開啟，減少閂鎖效應及改善阱的接觸。光刻膠N-SiP-B+2021/5/91226、長場氧，漂去SiO2及Si3N4，然后長柵氧。N-SiP-2021/5/91237、光Ⅳ---p管場區光刻（用光I的負版），p管場區注入，調節PMOS管的開啟電壓，然后生長多晶硅。N-SiP-B+2021/5/91248、光Ⅴ---多晶硅光刻，形成多晶硅柵及多晶硅電阻多晶硅N-SiP-2021/5/91259、光ⅤI---P+區光刻，刻去P管上的膠。P+區注入，形成PMOS管的源、漏區及P+保護環（圖中沒畫出P+保護環）。N-SiP-B+2021/5/912610、光Ⅶ---N管場區光刻，刻去N管上的膠。N管場區注入，形成NMOS的源、漏區及N+保護環（圖中沒畫出）。光刻膠N-SiP-As2021/5/912711、長PSG（磷硅玻璃）。PSGN-SiP+P-P+N+N+2021/5/912812、光刻Ⅷ---引線孔光刻。PSGN-SiP+P-P+N+N+2021/5/912913、光刻Ⅸ---引線孔光刻（反刻Al）。PSGN-SiP+P-P+N+N+VDDINOUTPNSDDSAl2021/5/91308.7RS觸發器p.154

特性表實際上是一種特殊的真值表，它對觸發器的描述十分具體。這種真值表的輸入變量（自變量）除了數據輸入外，還有觸發器的初態，而輸出變量（因變量）則是觸發器的次態。特性方程是從特性表歸納出來的，比較簡潔；狀態轉換圖這種描述方法則很直觀。？？2021/5/91312021/5/9132MR,PMR,N圖例：實線：擴散區，虛線：鋁，陰影線：多晶硅、黑方塊：引線孔N阱2021/5/9133

6)CMOSIC版圖設計技巧

1、布局要合理（1）引出端分布是否便于使用或與其他相關電路兼容，是否符合管殼引出線排列要求。（2）特殊要求的單元是否安排合理，如p阱與p管漏源p+區離遠一些，使pnp，抑制Latch-up，尤其是輸出級更應注意。（3）布局是否緊湊，以節約芯片面積，一般盡可能將各單元設計成方形。（4）考慮到熱場對器件工作的影響，應注意電路溫度分布是否合理。

2021/5/91342、單元配置恰當

（1）芯片面積降低10%，管芯成品率/圓片可提高1520%。（2）多用并聯形式，如或非門，少用串聯形式，如與非門。（3）大跨導管采用梳狀或馬蹄形，小跨導管采用條狀圖形，使圖形排列盡可能規整。2021/5/91353、布線合理

布線面積往往為其電路元器件總面積的幾倍，在多層布線中尤為突出。擴散條/多晶硅互連多為垂直方向，金屬連線為水平方向，電源地線采用金屬線，與其他金屬線平行。長連線選用金屬。多晶硅穿過Al線下面時，長度盡可能短，以降低寄生電容。注意VDD、VSS布線，連線要有適當的寬度。容易引起“串擾”的布線（主要為傳送不同信號的連線），一定要遠離，不可靠攏平行排列。2021/5/91364、CMOS電路版圖設計對布線和接觸孔的特殊要求（1）為抑制Latchup，要特別注意合理布置電源接觸孔和VDD引線，減小橫向電流密度和橫向電阻RS、RW。采用接襯底的環行VDD布線。增多VDD、VSS接觸孔，加大接觸面積，增加連線牢固性。對每一個VDD孔，在相鄰阱中配以對應的VSS接觸孔，以增加并行電流通路。盡量使VDD、VSS接觸孔的長邊相互平行。接VDD的孔盡可能離阱近一些。接VSS的孔盡可能安排在阱的所有邊上（P阱）。2021/5/9137（2）盡量不要使多晶硅位于p+區域上多晶硅大多用n+摻雜，以獲得較低的電阻率。若多晶硅位于p+區域，在進行p+摻雜時多晶硅已存在，同時對其也進行了摻雜——導致雜質補償，使多晶硅。（3）金屬間距應留得較大一些（3或4）因為，金屬對光得反射能力強，使得光刻時難以精確分辨金屬邊緣。應適當留以裕量。2021/5/91385、雙層金屬布線時的優化方案（1）全局電源線、地線和時鐘線用第二層金屬線。（2）電源支線和信號線用第一層金屬線（兩層金屬之間用通孔連接）。（3）盡可能使兩層金屬互相垂直，減小交疊部分得面積。2021/5/91397)CMOS反相器版圖流程2021/5/9140NwellPwell

CMOS反相器版圖流程(1)1.阱——做N阱和P阱封閉圖形，窗口注入形成P管和N管的襯底2021/5/9141Ndiffusion

CMOS反相器版圖流程(2)2.有源區——做晶體管的區域（G、D、S、B區)，封閉圖形處是氮化硅掩蔽層，該處不會長場氧化層2021/5/9142Pdiffusion

CMOS反相器版圖流程(2)2.有源區——做晶體管的區域（G、D、S、B區)，封閉圖形處是氮化硅掩蔽層，該處不會長場氧化層2021/5/9143Polygate

CMOS反相器版圖流程(3)3.多晶硅——做硅柵和多晶硅連線。封閉圖形處，保留多晶硅2021/5/9144N+