微機原理與接口技術_章第1頁，共50頁，2023年，2月20日，星期六內容提要8086CPU內部結構8086CPU引腳及功能8086CPU存儲器組織8086CPU系統配置8086CPU時序第二章8086系統結構2023/4/212第2頁，共50頁，2023年，2月20日，星期六復習2023/4/213第3頁，共50頁，2023年，2月20日，星期六第二章8086系統結構由于制造工藝的原因，微處理器的結構方面所受的限制①引腳數限制：（出于工藝和成本考慮）8086：40腳80386：132腳80486：168腳②芯片面積限制：增大芯片面積，成本增加，反而使產品合格率下降，因此不能盲目增大芯片面積。③器件速度限制：目前微處理器采用MOS工藝，可以提高集成度，降低功耗，但速度較饅、負載能力較弱。概述

第二章8086系統結構

——概述2023/4/214第4頁，共50頁，2023年，2月20日，星期六16位微處理器基本結構具有如下特點①引腳功能復用提高引腳利用率。如：數據雙向傳輸可由“讀／寫”信號來控制，決定數據處于輸入還是輸出狀態。②單總線、累加器結構由于芯片面積限制，使微處理器內部寄存器的數目，數據通路位數受到限制。因此絕大多數微處理器內部采用單總線、累加器為基礎的結構

。③可控三態電路采用可控三態電路與總線相連，當微處理器外部總線同時連接多個部件，可避免總線沖突和信號串擾，不工作器件所連的三態電路處于高阻狀態。④總線分時復用地址總線和數據總線使用了相同的引腳，節省了引腳，但操作時間增加了。第二章8086系統結構

——概述2023/4/215第5頁，共50頁，2023年，2月20日，星期六InteL8086CPU16位微處理器，外型為雙列直插式，有40個引腳；時鐘頻率有3種： 8086型微處理器為5MHz， 8086—2型為8MHz， 8086—I型為10MHz；8086CPU有16根數據線和20根地址線，直接尋址空間為220，即為1M字節。8088CPU內部結構與8086基本相同（但對外數據總線只有8條，稱為準16位微處理器)。第二章8086系統結構

——概述2023/4/216第6頁，共50頁，2023年，2月20日，星期六§2-18086CPU結構

一、8086CPU內部結構

回顧：一般CPU結構§2-1

8086CPU結構

——8086CPU內部結構2023/4/217第7頁，共50頁，2023年，2月20日，星期六一、8086CPU內部結構：BIU和EU并行工作

§2-1

8086CPU結構

——8086CPU內部結構2023/4/218第8頁，共50頁，2023年，2月20日，星期六總線接口部件BIU（BusInterfaceUnit）

⑴功能

物理地址形成、取指令、指令排隊、讀／寫操作數、總線控制。

⑵組成

16位段地址寄存器16位指令指針寄存器20位物理地址加法器總線控制邏輯6字節指令隊列

⑶工作過程

形成物理地址，發讀信號（/RD），取指令送入指令隊列。§2-1

8086CPU結構

——8086CPU內部結構2023/4/219第9頁，共50頁，2023年，2月20日，星期六指令執行部件EU(ExecutionUnit)

⑴功能

指令譯碼、執行指令。⑵組成

算術邏輯運算單元ALU標志寄存器PSW寄存器組EU控制器⑶工作過程

從BIU的指令隊列取得指令、進行譯碼、執行指令。

§2-1

8086CPU結構

——8086CPU內部結構2023/4/2110第10頁，共50頁，2023年，2月20日，星期六寄存器的作用：存放運算過程中所需要的操作數地址、操作數及中間結果。寄存器的特點：存取速度比存儲器快得多。寄存器的分類：通用寄存器組指針和變址寄存器段寄存器指令指針及標志位寄存器CSDSSSESAXBXCXDXSPBPSIDIAHBHCHDHALBLCLDL累加器基址寄存器計數寄存器數據寄存器代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器堆棧指針寄存器基址指針寄存器源變址寄存器目的變址寄存器IPPSW指令指針寄存器標志寄存器指令指針和標志寄存器指針和變址寄存器段寄存器通用寄存器15870150150150§2-1

8086CPU結構

——寄存器結構二、寄存器結構

2023/4/2111第11頁，共50頁，2023年，2月20日，星期六目的變址寄存器DestinationIndexSIDIBPSPAX

累加器AccumulatorBX基址寄存器BaseCX

計數寄存器CountDX

數據寄存器DataAHBHCHDHALBLCLDLIPPSWDSESSSCS數據段寄存器DataSegment附加段寄存器ExtraSegment堆棧段寄存器StackSegment代碼段寄存器CodeSegment狀態標志寄存器ProcessorStatusWord指令指針寄存器InstructionPointer變址寄存器段寄存器控制寄存器通用寄存器源變址寄存器SourceIndex基址指針寄存器BasePoint堆棧指針寄存器StackPoint指針寄存器數據寄存器§2-1

8086CPU結構

——寄存器結構2023/4/2112第12頁，共50頁，2023年，2月20日，星期六AXBXCXDXAHBHCHDHALBLCLDL通用寄存器15870累加器基址寄存器計數寄存器數據寄存器通用寄存器§2-1

8086CPU結構

——寄存器結構有4個l6位通用寄存器：AX、BX、CX、DX，即累加器、基址寄存器、計數寄存器、數據寄存器，存放16位數據或地址。也可分為8個8位寄存器：低8位是AL、BL、CL、DL；高8位為AH、BH、CH、DH，只能存放8位數據不能存放地址。但某些通用寄存器用作專門用途。如表2-1所示。2023/4/2113第13頁，共50頁，2023年，2月20日，星期六§2-1

8086CPU結構

——寄存器結構MULDL；AX←AL*DLXLAT；BX:表首地址；AL:偏移量MOVS；SI:源串指針；DI:目的串指針；

PUSH；POP；2023/4/2114第14頁，共50頁，2023年，2月20日，星期六CSDSSSES代碼段寄存器數據段寄存器堆棧段寄存器附加段寄存器段寄存器1502.段寄存器§2-1

8086CPU結構

——寄存器結構▲4個16位段寄存器：代碼段寄存器CS、數據段寄存器DS、堆棧段寄存器SS、附加段寄存器ES。▲作用：給出相應邏輯段的首地址，即“段基址”。

CS：存放可執行的指令代碼；DS：存放操作的數據；ES：存放操作的數據；SS：開辟為程序執行中所要用的堆棧區；▲物理地址的形成：16×段基址+段內偏移地址例1．已知：代碼段寄存器CS存放當前代碼段基地址，且CS＝2000H，指令指針寄存器IP存放了下一條要執行指令的段內偏移地址，且IP＝1000H。求該指令存放的物理地址。解：指令存放的物理地址=16×CS+IP=21000H2023/4/2115第15頁，共50頁，2023年，2月20日，星期六3.指針和變址寄存器SPBPSIDI堆棧指針寄存器基址指針寄存器源編址寄存器目的編址寄存器指針和變址寄存器150§2-1

8086CPU結構

——寄存器結構4個16位寄存器：用于堆棧操作和變址運算，存放段內地址偏移量?！鳥P、SP稱為指針寄存器，與SS聯用。例1：MOVAX，[BP] ；寄存器間接尋址，物理地址=16×SS+BP例2：PUSH/POPAX ；在堆棧段內（SS），SPSP-2，指向棧頂

▲SI、DI稱為變址寄存器，與DS聯用。例3：MOVAX，[SI]（或[DI]） ；物理地址=16×DS+SI（或DI）

▲在串指令中，SI、DI均為隱含尋址。例4：MOVS目的串（DI/ES），源串（SI/DS）SI與DS聯用，DI與ES聯用。2023/4/2116第16頁，共50頁，2023年，2月20日，星期六IP指令指針寄存器150指令指針寄存器IP§2-1

8086CPU結構

——寄存器結構▲16位寄存器：存放將要執行的下一條指令在現行代碼段中的偏移地址。

注意：

8086程序不能直接訪問IP，但可以由某些指令修改：中斷指令、調用指令、跳轉指令。

2023/4/2117第17頁，共50頁，2023年，2月20日，星期六PSW標志寄存器150標志寄存器PSW1511109876543210OFDFIFTFSFZFAFPFCF狀態標志(6個)：CF、PF、AF、ZF、SF、OF，表示運算后結果的狀態特征，影響后面的操作。

控制標志(3個)：TF、IF、DF，控制CPU操作。

§2-1

8086CPU結構

——寄存器結構2023/4/2118第18頁，共50頁，2023年，2月20日，星期六1511109876543210OFDFIFTFSFZFAFPFCFCF

(CarrvFlag)：進位標志位

最高位有進位或借位時，CF＝1。PF(ParityFlag)：奇偶校驗標志位

本次運算結果中有偶數個“1”時，PF＝1；有奇數個“1”時，PF＝0。AF(AuxiliaryFlag)：輔助進位標志位

低4位向高4位進化或借位時，AF＝1。AF一般用在BCD碼運算中。ZF(ZeroFlag)：全零標志位

本次運算結果為0時，ZF＝1；否則ZF＝0。SF(SignFlag)：符號標志位

本次運算結果的最高位為1時，SF＝1，結果為負；否則SF＝0，結果為非負。§2-1

8086CPU結構

——寄存器結構OF(OverflowFlag)：溢出標志位本次運算過程中產生溢出時，OF＝1。符號數范圍為-128~+127，字運算結果的范圍為-32768~+32767，超過此范圍為溢出。

2023/4/2119第19頁，共50頁，2023年，2月20日，星期六1511109876543210OFDFIFTFSFZFAFPFCFTF(TrapFlag)：單步標志位設置單步工作方式。TF＝1時，每執行一條指令，就自動產生一次內部中斷，使用戶能逐條跟蹤程序進行調試。IF(InterruptFlag)：中斷標志位

IF＝1時，允許CPU響應可屏蔽中斷；IP＝0時，CPU不響應外設有中斷申請。DF(DirectionFlag)：方向標志位

控制串操作指令中地址指針變化方向。DF＝0，地址指針自動增量；DF＝1，地址指針自動減量。STD指令使DF置“1”，CLD指令使DF置“0”?！?-1

8086CPU結構

——寄存器結構例將5394H與-777FH兩數相加，運算結果為：一23EBH。解：結果的標志位為：CF＝0、PF＝1、AF＝0、ZF＝0、SF＝1、OF＝0。

2023/4/2120第20頁，共50頁，2023年，2月20日，星期六§2-28086CPU的引腳及其功能

概述8086／8088CPU芯片：

16條數據線、20條地址線（低16位和數據線復用）、17根控制線、電源和地線。封裝：雙列直插式。8086／8088的工作模式：

最小模式（單機系統）：系統中所需要的控制信號全部由8086直接提供；

最大模式（多處理機系統）：系統中所需要的控制信號由總線控制器8288提供。24~31腳在兩種工作模式中具有不同的功能。

§2-2

8086CPU的引腳及其功能

——概述2023/4/2121第21頁，共50頁，2023年，2月20日，星期六本節主要內容：8086CPU在最小模式中的引腳定義8086CPU在最大模式中的引腳定義8088和8086CPU的不同之處通用寄存器組（8個16位寄存器）專用寄存器組ALUFLAGS總線接口控制電路六字節指令隊列2BHE/S7A19/S6～A16/S3AD15～

AD0INTARDWRDT/RDENALETESTINTRNMIRQ/GTHOLDHLDALOCKQS0QS1S2S1S03CLKRESETREADYMN/MXGND總線接口單元指令執行單元§2-2

8086CPU的引腳及其功能

——概述2023/4/2122第22頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920AD15~

AD0(AddressDataBus)16條地址／數據總線分時復用三態雙向分時復用：在總線周期T1狀態，A15~A0；在總線周期T2~T4狀態，D15~D0；三態雙向：傳送地址時三態輸出，傳送數據時三態雙向輸入／輸出，在中斷響應及系統總線‘保持響應’周期，高阻狀態。一、最小模式中的引腳定義§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2123第23頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920A19／S6~

A16／S3(Address/Status)分時復用：T1狀態：A19~A16+A15~A0地址；T2~T4狀態：S6~S3輸出狀態信息。地址／狀態線分時復用三態輸出當系統總線處于“保持響應”狀態，這些引腳被置成高阻狀態。§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2124第24頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD2AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920S4S3當前正在使用的段寄存器00ES01SS10CS,或不需要使用段寄存器（I/O，INT）11DST2~T4狀態：S6=0：表明8086當前連在總線上；S5=0：禁止一切可屏蔽中斷；S5=1：允許可屏蔽中斷；S4S3：指明當前正在使用的段寄存器§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2125第25頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920BHE／S7(BusHighEnable／Status)高8位數據總線允許／狀態信號三態輸出低電平有效用作高8位數據D15~D8選通信號。16位數據傳送時：在T1狀態，BHE＝0時，高8位數據有效；AD0＝0時，低8位數據有效。在T2～T4狀態，S7輸出狀態信息，在“保持響應”周期被置成高阻狀態?！?-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2126第26頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920MN／MX(Minimum／Maximum)

最小/最大工作模式選擇信號輸入接+5V時CPU工作在最小模式，單處理器系統，CPU提供所有總線控制信號；接地時CPU工作在最大模式，CPU的S2~S0提供給總線控制器8288，由8288產生總線控制信號。§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2127第27頁，共50頁，2023年，2月20日，星期六允許CPU讀存儲器或I/O端口，由M/IO信號（28腳）區分讀存儲器或I/O端口。在讀總線周期的T2、T3、TW狀態，RD為低電平。在“保持響應”周期，被置成高阻狀態。8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920RD(Read)

讀選通信號三態輸出低電平有效§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2128第28頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920WR(Write)

寫選通信號三態輸出低電平有效允許CPU寫存儲器或I/O端口，由M/IO信號區分讀存儲器或I/O端口。在寫總線周期的T2、T3、TW狀態，WR為低電平。在DMA方式，被置成高阻狀態?！?-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2129第29頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920存儲器或I/O端口控制信號三態輸出M/IO信號為高電平，CPU正在訪問存儲器；M/IO信號為低電平，CPU正在訪問I/O端口。前一個總線周期的T4本周期的T4狀態，M/IO有效；在DMA方式時，M/IO為高阻狀態。M／IO(Memory／Inputand0utput)

§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2130第30頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920ALE(AddressLatchEnable)

地址鎖存允許信號輸出高電平有效地址鎖存器8282／8283的片選信號，在T1狀態，ALE=1，表示鎖存到8282/8283中。注意：ALE信號不能浮空。

§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2131第31頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920三態輸出低電平有效DEN(DataEnable)數據允許信號在最小模式系統中，用數據收發器8286/8287增加數據驅動能力時，DEN作數據收發器8286/8287的輸出允許信號。在DMA工作方式時，高阻狀態?！?-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2132第32頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920數據發送／接收控制信號三態輸出用來控制數據收發器8286/8287的數據傳送方向。DT/R＝1時，CPU發送數據，完成寫操作；DT/R＝0時，CPU從外部接收數據，完成讀操作。在DMA方式時，被置成高阻狀態。DT/R(DataTransmit／Receive)§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2133第33頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920READY(Ready)

準備就緒信號輸入高電平有效由存儲器或I/O端口發來的響應信號，表示外部設備已準備好可進行數據傳送。CPU在每個總線周期的T3狀態檢測READY信號線，如果是低電平，在T3狀結束后，CPU插入一個或幾個TW等待狀態，直到READY信號有效后，才進入T4狀態，完成數據傳送過程?！?-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2134第34頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920RESET(Reset)

復位信號輸入高電平有效CPU接收到復位信號后，停止現行操作，并初始化。RESET信號至少保持4個時鐘周期以上的高電平。復位過程：CPU重啟，8086/8088將從地址FFFF0H開始執行指令。通常在FFFF0H單元開始存放一條無條件轉移指令，將入口轉到引導和裝配程序中，實現對系統的初始化，引導監控程序或操作系統程序。§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2135第35頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920INTR(InterrupRequest)可屏蔽中斷請求信號輸入電平觸發(或邊沿觸發)高電平有效當外設接口向CPU發出中斷申請時，INTR信號變成高電平。CPU一旦檢測到此信號有效，并且中斷允許標志位IF＝l，CPU在當前指令執行完后，轉入執行中斷服務程序。用STI指令，可使IF置“l”，用CLI指令可使IF置“0”。§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2136第36頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920INTA(InterruptAcknowIedge)中斷響應信號輸出低電平有效CPU對外部發來的中斷請求信號INTR的響應信號。在中斷響應總線周期T2、T3、TW狀態，CPU發出兩個INTA負脈沖，第一個負脈沖通知外設接口已響應它的中斷請求，外設接口收到第二個負脈沖信號后，向數據總線上放中斷類型號。

§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2137第37頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920NMI(Non-MaskableInterruptRequest)不可屏蔽中斷請求信號輸入邊沿觸發，正跳變有效不受中斷允許標志位IF的影響，不能用軟件進行屏蔽。NMI引腳一旦收到一個正沿觸發信號，在當前指令執行完后，自動引起類型2中斷，轉入執行類型2中斷處理程序。經常處理電源掉電等緊急情況?！?-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2138第38頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920TEST(Test)

測試信號輸入低電平有效在CPU執行WAIT指令期間，每隔5個時鐘周期對TEST引腳進行一次測試，若測試到TEST為高電平，CPU處于空轉等待狀態；當測試到TEST有效，空轉等待狀態結束，CPU繼續執行被暫停的指令?！?-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2139第39頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920HOLD(HoldRequest)

總線保持請求信號輸入高電平有效在最小模式系統中，共享總線的部件向CPU請求使用總線，要求直接與存儲器傳送數據。§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2140第40頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920HLDA(HoldAcknowledge)總線保持響應信號輸出高電平有效CPU一旦測試到HOLD有效，如果CPU允許讓出總線，在當前總線周期結束時，在T4狀態發出HLDA信號，表示響應這一總線請求，并立即讓出總線使用權，將三條總線置成高阻狀態。部件獲得總線控制權后，可進行DMA數據傳送，總線使用完畢HOLD無效。CPU才將HLDA置低。CPU再次獲得三條總線的使用權?！?-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2141第41頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920CLK(Clock)時鐘信號輸入由8284時鐘發生器產生。芯片型號不同，時鐘頻率不同：8086為5MHz，8086-l為10MHz，8086-2為8MHz。CPU所需電源：Vcc＝+5V。GND為地線。

Vcc(+5V)，GND(地)§2-2

8086CPU的引腳及其功能——最小模式中定義2023/4/2142第42頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920二、在最大模式中的引腳定義

在最大模式中，24~31腳功能重新定義。S2~S0

(BusCycleStatus)在最大模式系統中，由CPU傳送給總線控制器8288，8288譯碼后產生相應的控制信號。總線周期狀態信號三態輸出§2-2

8086CPU的引腳及其功能——最大模式中定義2023/4/2143第43頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6BHE/S7MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET1234567891011121314151617181920總線封鎖信號三態輸出低電平有效LOCK(Lock)LOCK有效時，CPU不允許外部其它總線主控者獲得對總線的控制權?！?-2

8086CPU的引腳及其功能——最大模式中定義2023/4/2144第44頁，共50頁，2023年，2月20日，星期六8086CPU4039383736353433323130292827262524232221GNDAD14AD13AD12AD11AD10