第16講半導體存儲器和可編程邏輯器件第一頁，共98頁。16.1概述16.1.1集成電路分類包括門、觸發器、計數器、譯碼器、數據選擇器。（一）標準中小規模集成電路標準產品的特點是：批量大，成本低，價格便宜。是數字系統傳統設計中使用的主要邏輯器件。缺點是：器件密度低，所構成的數字系統規模大，印刷線路板走線復雜，焊點多，使電路的可靠性差，功耗大。第二頁，共98頁。（二）微處理器缺點：工作速度不夠高，另外，這類芯片一般要用多片標準集成電路構成外圍電路才能工作。這類電路的特點：器件密度高，邏輯功能可由軟件配置，用它所構成的數字系統硬件規模小，系統靈活性高。第三頁，共98頁。半導體存儲器是現代數字系統特別是計算機中的重要組成部分之一。它用于存放二進制信息，每一片存儲芯片包含大量的存儲單元，每一個存儲單元由唯一的地址代碼加以區分。（三）半導體存儲器第四頁，共98頁。（四）專用集成電路（ASIC）（ApplicationSpecificIntegratedCircuit）ASIC是為滿足一種或幾種特定功能而設計制造的集成電路芯片，其密度高。ASIC芯片能取代由若干個中小規模電路組成的電路板，甚至一個完整的數字系統。ASIC分類全定制（FullcustomdesignIC):半導體生產廠家根據用戶的特定要求專門設計并制造。半定制（Semi-customdesignIC):半導體生產廠家設計并制造出的標準的半成品芯片，邏輯功能由用戶開發。半定制電路可分為：1、

門陣列（GateArray)2、可編程邏輯器件(PLD)第五頁，共98頁。16.2半導體存儲器16.2.1半導體存儲器概述半導體存儲器是用半導體器件來存儲二值信息的大規模集成電路。優點:集成度高、功耗小、可靠性高、價格低、體積小、外圍電路簡單、便于自動化批量生產等。第六頁，共98頁。（一）

半導體存儲器的分類（1）按存取方式分類只讀存儲器（ReadOnlyMemory，ROM）隨機存取存儲器（RandomAccessMemory，RAM）ROM存放固定信息,只能讀出信息,不能寫入信息.當電源切斷時,信息依然保留.RAM可以隨時從任一指定地址讀出數據,也可以隨時把數據寫入任何指定的存儲單元.第七頁，共98頁。（2）按制造工藝分類雙極型半導體存儲器MOS型半導體存儲器以雙極型觸發器為基本存儲單元，具有工作速度快、功耗大、價格較高的特點，主要用于對速度要求較高的場合，如在計算機中用作高速緩沖存儲器。以MOS觸發器或電荷存儲結構為基本存儲單元，具有集成度高、功耗小、工藝簡單、價格低的特點，主要用于大容量存儲系統中，如在計算機中用作主存儲器。第八頁，共98頁。（二）

半導體存儲器的主要技術指標（1）存儲容量指存儲器所能存放的二進制信息的總量（2）存取時間一般用讀（或寫）周期來描述，連續兩次讀（或寫）操作的最短時間間隔稱為讀（或寫）周期。第九頁，共98頁。ROM是存儲固定信息的存儲器。ROM中的信息是由專用裝置預先寫入的，在正常工作過程中只能讀出不能寫入。

特點：ROM屬于非易失性存儲器，即信息一經寫入，即便掉電，寫入的信息也不會丟失。用途：用來存放不需要經常修改的程序或數據，如計算機系統中的CMOS程序、系統監控程序、顯示器字符發生器中的點陣代碼等。16.2.2只讀存儲器(ROM)第十頁，共98頁。（2）一次性可編程ROM（ProgrammableReadOnlyMemory即PROM）出廠時，存儲內容全為1（或全為0），用戶可根據自己的需要編程，但只能編程一次。

按照數據寫入方式特點不同，ROM可分為以下幾種：（1）掩膜ROM。廠家把數據寫入存儲器中，用戶無法進行任何修改。（3）光可擦除可編程ROM（ErasableProgrammableReadOnlyMemory即EPROM）。采用浮柵技術生產的可編程存儲器。其內容可通過紫外線照射而被擦除，可多次編程。1.ROM的分類第十一頁，共98頁。（5）快閃存儲器（FlashMemory）。是新一代電信號擦除的可編程ROM。它既吸收了EPROM結構簡單、編程可靠的優點，又保留了E2PROM用隧道效應擦除快捷的特性，而且集成度可以做得很高。（4）電可擦除可編程ROM

（ElectricalErasableProgrammableReadOnlyMemory即E2PROM）

。也是采用浮柵技術生產的可編程ROM，但是構成其存儲單元的是隧道MOS管，是用電擦除，并且擦除的速度要快的多（一般為毫秒數量級）。第十二頁，共98頁。

⑴

存儲矩陣是存放信息的主體，它由許多存儲單元排列組成。每個存儲單元存放一位二值代碼(0或1)，若干個存儲單元組成一個“字”(也稱一個信息單元)。2.ROM的結構ROM的電路由地址譯碼器、存儲矩陣和輸出控制電路三部分組成。第十三頁，共98頁。字線⑵地址譯碼器有n條地址輸入線A0~An-1，2n條譯碼輸出線W0~W2n-1，每一條譯碼輸出線Wi稱為“字線”，它與存儲矩陣中的一個“字”相對應。第十四頁，共98頁。

每當給定一組輸入地址時，譯碼器只有一條輸出字線Wi被選中，該字線可以在存儲矩陣中找到一個相應的“字”，并將字中的m位信息Dm-1~D0送至輸出緩沖器。讀出Dm-1~D0的每條數據輸出線Di也稱為“位線”，每個字中信息的位數稱為“字長”。位線第十五頁，共98頁。⑶輸出緩沖器是ROM的數據讀出電路，通常用三態門構成，它不僅可以實現對輸出數據的三態控制，以便與系統總線聯接，還可以提高存儲器的帶負載能力。第十六頁，共98頁。2.存儲容量及其表示用“M”表示“1024K”，即1M=1024K=210K=220。3.存儲容量及其表示

指存儲器中基本存儲單元的數量例如，一個328的ROM，表示它有32個字，

字長為8位，存儲容量是328=256。

對于大容量的ROM

常用“K”表示“1024”，即1K=1024=210

；答：64K8，表示該ROM它有64K=216個字，字長為8位。一般用“字數字長(即位數)”表示地址線

數據線8條例：指出64K×8的ROM存儲容量為多少？至少需要幾根地址線和數據線。故存儲容量是：64K8=512K

地址線數n與字數N的關系：數據線數=位數第十七頁，共98頁。3.存儲單元結構4.存儲單元結構

(1)

固定ROM的存儲單元結構

二極管ROM

TTL-ROM

MOS-ROM

Wi

Dj

Wi

Dj

VCC

Wi

Dj

+VDD

1接半導體管后成為儲1單元；若不接半導體管，則為儲0單元。第十八頁，共98頁。(2)PROM的存儲單元結構

PROM出廠時，全部熔絲都連通，存儲單元的內容為

全1(或全0)。用戶可借助編程工具將某些單元改寫為0

(或1)

，這只要將需儲0(或1)單元的熔絲燒斷即可。熔絲燒斷后不可恢復，因此PROM只能一次編程。

二極管ROM

TTL-ROM

MOS-ROM

Wi

Dj

Wi

Dj

VCC

Wi

Dj

+VDD

1熔絲熔絲熔絲第十九頁，共98頁。(3)

可擦除PROM的存儲單元結構

EPROM利用編程器寫入數據，用紫外線擦除數據。其集成芯片上有一個石英窗口供紫外線擦除之用。芯片寫入數據后，必須用不透光膠紙將石英窗口密封，以免破壞芯片內信息。

E2PROM也是利用編程器寫入數據，但用電擦除數據，并且能擦除與寫入一次完成，性能更優越。可重復擦寫1萬次以上。用一個特殊的浮柵MOS管替代熔絲。快閃只讀存儲器是在吸收E2PROM擦寫方便和EPROM結構簡單、編程可靠的基礎上研制出來的一種新型器件。擦除次數：次保存時間：100年第二十頁，共98頁。(二)地址譯碼器5.地址譯碼器從ROM中讀出哪個字由地址碼決定。地址譯碼器的作用是：根據輸入地址碼選中相應的字線，使該字內容通過位線輸出。存儲矩陣中存儲單元的編址方式單譯碼編址方式雙譯碼編址方式適用于小容量存儲器。適用于大容量存儲器。第二十一頁，共98頁。一個n

位地址碼的ROM有2n

個字，對應2n

根字線，選中字線Wi

就選中了該字的所有位。D1≈D7≈地址譯碼器0,01,031,031,10,11,1A0A1A431,70,71,7W0W1W31D0≈…………單地址譯碼方式328存儲器的結構圖⑴

單地址譯碼方式

328存儲矩陣排成32行8列，每一行對應一個字，每一列對應32個字的同一位。32個字需要5根地址輸入線。當A4~A0

給出一個地址信號時，便可選中相應字的所有存儲單元。例如，當A4~A0=00000時，選中字線W0，可將(0，0)~(0，7)

這8個基本存儲單元的內容同時讀出。第二十二頁，共98頁。地址碼分成行地址碼和列地址碼兩組A5≈A7≈行地址譯碼器W0W1W15W31W16W17A0A1A3W255W240W241X0X1X15A4≈………雙地址譯碼方式256字存儲器的結構圖A2列

地

址

譯

碼

器A6Y1Y15Y0⑵

雙地址譯碼方式例如當

A7~A0=00001111時，X15

和Y0

地址線均

為高電平，字W15被選中，其存儲內容被讀出。若采用單地址譯碼方式，則需256根內部地址線。

256字存儲器需要8根地址線，分為A7~A4

和A3~A0兩組。A3~A0

送入行地址譯碼器，產生16根行地址線(Xi)；A7~A4送入列地址譯碼器，產生16根列地址線(Yi)。存儲矩陣中的某個字能否被選中，由行、列地址線共同決定。第二十三頁，共98頁。地址數據A1A0D3D2D1D00001101101011010011111106.二極管固定ROM舉例

后圖為存放表中數據的具有兩位地址輸入和四位數據輸出的ROM結構圖，其存儲單元及地址譯碼器均用用二極管構成。第二十四頁，共98頁。圖中，W0~W3四條字線分別選擇存儲矩陣中的四個字，每個字存放四位信息。制作芯片時，若在某個字中的某一位存入“1”，則在該字的字線Wi與位線Di之間接入二極管，反之，就不接二極管。A1011A11......................................ENDENENDDDEN.DDDD00112233輸出緩沖器位線WWWW0123字線...ENVCC...（地址譯碼器）（存儲矩陣）..讀出數據時，首先輸入地址碼，并對輸出緩沖器實現三態控制，則在數據輸出端D3~D0可以獲得該地址對應字中所存儲的數據。第二十五頁，共98頁。地址數據A1A0D3D2D1D0000110110101101001111110根據ROM全部地址內所存儲的數據表，可寫出數據輸出端D3~D0對應的表達式如下：可見：ROM實際是一種組合電路結構。第二十六頁，共98頁。7.ROM應用舉例ROM可以實現任意組合邏輯函數，特別是多輸入多輸出的邏輯函數。設計實現時，只需要列出真值表，輸入看作地址，輸出作為存儲內容，將內容按地址寫入ROM即可。第二十七頁，共98頁。例1：函數運算表電路。試用ROM構成能實現函數y=x2的運算表電路，x的取值范圍為0～15的正整數。【解】（1）分析要求、設定變量自變量x的取值范圍為0～15的正整數，對應的4位二進制正整數，用B=B3B2B1B0表示。根據y=x2的運算關系，可求出y的最大值是152＝225，可以用8位二進制數

Y=Y7Y6Y5Y4Y3Y2Y1Y0表示。（2）列真值表—函數運算表（ROM的內容）第二十八頁，共98頁。第二十九頁，共98頁。（3）分析可知，電路可用如圖所示的ROM來實現，該ROM需用4根地址線，8根數據線，容量至少為位。…………B3B2B1B0Y7Y0第三十頁，共98頁。例2.ROM在波形發生器中的應用ROMD/A計數器CP計數脈沖送示波器3位4位A1A2A0D3D2D1D0D/A01000000000001111111111100000000000000000000001111111111124812963tuo0第三十一頁，共98頁。8.集成

EPROM簡介

27系列EPROM是最常用的EPROM，型號從2716、2732、2764一直到27C040。存儲容量分別為2K8、4K8一直到512K8。下面以Intel2716為例，介紹其功能及使用方法。第三十二頁，共98頁。VCCIntel2716A8A9VPPOEA10CED7D6D5D4D3A7A6A5A4A3A2A1A0D0D1D2GND123456789101112242322212019181716151413

A10~A0

為地址碼輸入端。

D7~D0

為數據線，工作時為數據輸出端，編程時為寫入數據輸入端。

VCC

和GND：+5V工作電源和地。

VPP

為編程高電平輸入端。編程時加+25V

電壓，工作時加+5V

電壓。

(1)Intel2716引腳圖及其功能

CE

有兩種功能：

(1)工作時為片選使能端，低電

平有效。CE=0時，芯片被

選中，處于工作狀態。

(2)編程時為編程脈沖輸入端。存儲容量為2K8

受光窗口第三十三頁，共98頁。工作方式讀出未選中待機編程禁止編程校驗讀出CEOEVPP數據線D7~D0的狀態00+5V讀出的數據×1+5V高阻1×+5V高阻1+25V寫入的數據01+25V高阻00+25V讀出校驗數據即2716工作方式

(2)由CE、OE

和VPP

的不同狀態，確定

2716的下列5種工作方式第三十四頁，共98頁。9.電可擦除的可編程E2PROM

1．芯片特性1 282273264255Intel2462864A2372282192010191118121713161415A0A6A7A122A5A4A3A2A1I/O0I/O1I/O2GNDR/BI/O3I/O4I/O5I/O6I/O7CSA10OEA11A9A8VSSWEVccE2PROM2864A的引腳第三十五頁，共98頁。R/符號名稱功能說明A12～A0地址線輸入I/O7~I/O0數據輸入/輸出線雙向，讀出時為輸出，寫入/擦除時為輸入片選和電源控制線輸入，控制數據輸入輸出寫入允許控制線線的電平狀態和時序狀態控制2864A的操作數據輸出允許線控制數據讀出＋5V電源準備就緒/忙狀態線用來向CPU提供狀態信號輸入，進行擦/寫，功率下降操作時，根據和E2PROM2846A芯片引腳功能說明第三十六頁，共98頁。2．工作方式引腳信號工作方式讀出001高阻輸出維持1××高阻高阻寫入010低輸入字節擦除字節寫入前自動擦除R/數據線功能第三十七頁，共98頁。16.2.3隨機存取存儲器(RAM)RAM可以隨時從任一指定地址讀出數據,也可以隨時把數據寫入任何指定的存儲單元.RAM在計算機中主要用來存放程序及程序執行過程中產生的中間數據、運算結果等.優點：讀、寫方便,使用靈活。缺點：一旦停電所存儲的數據將隨之丟失（易失性）。RandomAccessMemory第三十八頁，共98頁。SRAM：不斷電情況下，數據一經寫入，可長期保存，觸發器結構。DRAM：不斷電情況下，數據寫入要定時刷新，否則數據可能丟失。（場效應管加電容）1、

隨機存取存儲器（RAM）分類RAM按工藝分類：1）雙極型；2）場效應管型。場效應管型分為：1）靜態RAM；2）動態RAM。第三十九頁，共98頁。2.RAM的結構......A0A1An-1地址譯碼器存儲矩陣

W0W1W2n-1字線地址線讀寫/控制電路讀寫/控制(R/W)片選(CS)數據輸入/輸出

(I/O)第四十頁，共98頁。ENEN11I/ODR/W當片選信號CS無效時，I/O對外呈高阻;當片選信號CS有效時，由R/W信號決定讀或寫,根據地址信號,通過I/O輸出或輸入。(I/O為雙向三態結構)第四十一頁，共98頁。XiYjI/OI/OVCCQQT6T4T3T1T2T5T7T8位線Bj位線Bj存儲單元11I/OI/OQQ3.RAM的存儲單元（1）SRAM基本存儲單元

(以六管NMOS靜態存儲單元為例)第四十二頁，共98頁。

圖中是六管CMOS靜態存儲單元。CMOS反相器T1，T2，T3，T4交叉反饋構成基本RS鎖存器，用于存儲一位二進制信息。T5，T6管是由行線Xi控制的門控管，控制鎖存器與位線的接通與斷開。6只MOS管構成了一個靜態存儲單元，稱為六管靜態存儲單元。該單元所在列線Yj的列控制門T7,T8控制該列線與數據線的通斷。當選擇線Xi，Yj均為高電平時，存儲單元被選中，從而進行讀寫操作。第四十三頁，共98頁。（2）DRAM基本存儲單元DRAM的基本存儲電路由動態MOS基本存儲單元組成。DMOS基本存儲單元通常利用MOS管柵極電容或其它寄生電容的電荷存儲效應來存儲信息。第四十四頁，共98頁。電路結構（以單管動態存儲單元為例）位線數據線

(D)字選線TCSCD輸出電容寫信息：字選線為1，T導通，數據D經T送入CS

.讀信息：字選線為1，T導通，CS上的數據經T送入位線的等效電容CD.第四十五頁，共98頁。特點：1）當不讀信息時，電荷在電容CS上的保存時間約為數毫秒到數百毫秒；

2）當讀出信息時，由于要對CD充電，使

CS上的電荷減少。為破壞性讀出。

3）通常在CS上呈現的代表1和0信號的電平值相差不大，故信號較弱。第四十六頁，共98頁。結論：1）需加刷新電路；2）輸出端需加高鑒別能力的輸出放大器。3）容量較大的RAM集成電路一般采用單管電路。4）容量較小的RAM集成電路一般采用三管或四管電路。多管電路結構復雜，但外圍電路簡單。第四十七頁，共98頁。4.

RAM的芯片簡介6116為2K×8位靜態CMOSRAM芯片引腳排列圖：A0～A10是地址碼輸入端，D0～D7是數據輸出端，是選片端，是輸出使能端，是寫入控制端。1234567891011121314151617181920212223246116765432112AAAAAAADD00ADVAAWEOECSDDDDDADD891076543GND第四十八頁，共98頁。D7A9A0R/WCSD1D3D2D0A9A0R/WCSD1D3D2D0......D6D5D4D1D3D2D0...CSR/WA0A92114(1)2114(2)例用兩片2114（存儲容量為1K×4位）實現存儲容量為1K×8位1、位數的擴展：16.2.4存儲器容量的擴展方法：把各片對應的地址線連接在一起，數據線并列使用即可。第四十九頁，共98頁。2、字數的擴展：

方法：

各片RAM對應的數據線聯接在一起，地址線也并聯接起來構成低位地址。而余出的高位的地址線，首先通過譯碼器譯碼，然后將其輸出按高低位接至各片的選片控制端。

例如用2114接成4096字×4位的存儲器時，需要4個2114組件，共12根地址線。連接時，將各片中的地址A0---A9對應相連；而高位地址A10、A11經2-4譯碼，按高低位控制4片2114的CS端。見下圖：第五十頁，共98頁。CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D324譯碼器A11A10A0A9D3D2D1D02114(1)2114(2)2114(3)2114(4)R/WY0Y3第五十一頁，共98頁。A11A10選中片序號對應的存儲單元001110012114(1)2114(2)2114(3)2114(4)0000~10231024~20472048~30713072~4095

用2114接成4096字×4位型存儲器時，高位地址和存儲單元的關系如下表：第五十二頁，共98頁。16.3可編程邏輯器件可編程邏輯器件（簡稱PLD）是一種由用戶編程以實現某種邏輯功能的新型器件，它為多輸入多輸出的組合邏輯或時序邏輯電路提供了一體化的解決方案。在實際電路設計中，PLD可代替各種小規模和中規模集成電路，從而節省電路板空間、減少集成電路數目和降低成本。因此在數字電路及數字系統設計中得到了廣泛應用。第五十三頁，共98頁。（1）低密度PLD（SPLD）每個芯片集成的邏輯門數大約在1000門以下可編程只讀存儲器（PROM）可編程邏輯陣列（ProgrammableLogicArray，簡稱PLA）可編程陣列邏輯（ProgrammableArrayLogic，簡稱PAL）通用陣列邏輯（GenericArrayLogic，簡稱GAL)一、可編程邏輯器件的分類16.3.1PLD概述第五十四頁，共98頁。可擦除的可編程邏輯器件（ErasableProgrammableLogicArray，簡稱EPLD）復雜的可編程邏輯器件（ComplexProgrammableLogicArray，簡稱CPLD）現場可編程門陣列（FieldProgrammableGateArray，簡稱FPGA）（2）高密度PLD每個芯片集成的邏輯門數達數千門，甚至上萬門，具有在系統可編程或現場可編程特性，可用于實現較大規模的邏輯電路第五十五頁，共98頁。

根據與、或陣列的可編程性，PLD分為三種基本結構。1）與陣列固定，或陣列可編程型結構PROM屬于這種結構。2）與、或陣列均可編程型結構PLA(ProgrammableLogicArray)屬于這種結構。特點：與陣列規模大，速度較低。特點：速度快，設計邏輯函數可采用最簡結構，芯片內部資源利用率高。但編程難度大，缺乏質高價廉的開發工具。二、PLD的基本結構第五十六頁，共98頁。3）或陣列固定，與陣列可編程型結構PAL(ProgrammableArrayLogic)屬于這種結構。特點：速度快，費用低，易于編程。當前許多PLD器件都采用這種結構。第五十七頁，共98頁。三、PLD器件的連接表示方法固定連接可編程連接不連接（1）PLD器件的連接表示法第五十八頁，共98頁。（2）門電路表示法ABC&FABC&F與門1AA1AAAA反向緩沖器PLD表示法傳統表示法或第五十九頁，共98頁。ABC≥1FABC≥1F或門緩沖器或第六十頁，共98頁。（3）陣列圖D=BC1A1B1C&&&&E=AABBCC=0F=AABBCC=0G=1第六十一頁，共98頁。四、PLD的發展趨勢向高集成度、高速度方向進一步發展最高集成度已達到400萬門向低電壓和低功耗方向發展，5V3.3V2.5V1.8V更低內嵌多種功能模塊RAM，ROM，FIFO，DSP，CPU向數、模混合可編程方向發展第六十二頁，共98頁。比較：可編程只讀存儲器PROM1&≥1Y0Y1Y2ABC11&&&&&&&≥1≥1與陣列固定或陣列可編與陣列最小項或陣列最小項的和項16.3.2PLA（ProgrammableLogicArray）PLA結構與ROM類似，但它的與陣列是可編程、或陣列也是可編程。在PLA的輸出端產生的邏輯函數是簡化的與或表達式。第六十三頁，共98頁。可編程邏輯陣列PLA1&≥1Y0Y1Y2ABC11&&&&≥1≥1特點：與陣列、或陣列均可編程第六十四頁，共98頁。PLA應用首先根據邏輯要求列出真值表，得出最簡表達式；然后把真值表的輸入作為PLA的輸入，畫出相應的陣列圖。例1：用PLA設計一個代碼轉換電路，將一位十進制數的8421碼轉換成余三碼。

第六十五頁，共98頁。WXYZ與陣列或陣列第六十六頁，共98頁。16.3.3PAL(ProgrammableArrayLogic)

PAL是在ROM和PLA基礎上發展起來的，它采用可編程的與陣列和固定的或陣列組成。第六十七頁，共98頁。每個交叉點都可編程。L1L1為兩個乘積項之和。與陣列可編程，或陣列不可編程。第六十八頁，共98頁。常見的PAL器件中，輸入變量最多的可達20個，與陣列中與項的個數最多有80個，或陣列輸出端最多的有10個，每個或門輸入端最多的達16個。為了擴展電路的功能并增加使用的靈活性，PAL在與或陣列的基礎上，增加了多種輸出及反饋電路，構成了各種型號的PAL器件。根據PAL器件的輸出結構和反饋電路的不同，可將它們大致分成專用輸出結構、可編程輸入/輸出結構、寄存器輸出結構、異或輸出結構等幾種類型。第六十九頁，共98頁。PAL的專用輸出結構或門高電平有效PAL器件（H型）或非門低電平有效PAL器件（L型）互補器件互補輸出PAL器件（C型）第七十頁，共98頁。PAL的可編程輸入/輸出結構輸出端為一個可編程控制的三態緩沖器

當EN為0時，三態緩沖器輸出為高阻態，對應的I／O引腳作為輸入使用；

當EN為1時，三態緩沖器處于工作狀態，對應的I／O引腳作為輸出使用。輸出端經過一個互補輸出的緩沖器反饋到與邏輯陣列上。第七十一頁，共98頁。PAL的寄存器輸出結構適合于實現計數器、移位寄存器等時序邏輯電路第七十二頁，共98頁。PAL的異或輸出結構第七十三頁，共98頁。例：用PAL實現組合邏輯函數。第七十四頁，共98頁。第七十五頁，共98頁。GAL結構與PAL相同，由可編程的與陣列來驅動一個固定的或陣列，其差別在于輸出結構不同。寄存器型PAL的輸出是一個有記憶功能的D觸發器，而GAL器件的每一個輸出端都有一個可組態的輸出邏輯宏單元OLMC(OutputLogicMacroCells)。

GAL采用高速的電可擦除的E2CMOS工藝，具有速度快、功耗低、其集成度在1000門以下，屬于簡單、低密度型時序可編程邏輯器件。16.3.3通用陣列邏輯GAL（GeneralArrayLogic）第七十六頁，共98頁。GAL16V8的陣列結構與引腳圖1.GAL的結構第七十七頁，共98頁。OLMC結構10S≥1=1PTMUX&≥13210S1S1XOR(n)AC0AC1(n)3210S1S0VccTSMUXFMUX10SOMUX1ENAC0AC1(n)C11D來自與門陣列來自鄰級輸出

(m)QCKOECKOE1反饋I/O(n)乘積項數據選擇器三態數據選擇器輸出數據選擇器反饋數據選擇器第七十八頁，共98頁。第七十九頁，共98頁。AC0、AC1(n)及XOR(n)均為GAL器件片內控制字中的結構控制位。結構控制字共有82位，不同的控制內容，可使OLMC被配置成不同的功能組態。控制字的內容是在編程時由編程器根據用戶定義的管腳及實現的函數自動寫入的。2.GAL的主要特點⑴通用性強⑵100%可編程⑶速度高，功率低⑷100%可測試第八十頁，共98頁。3.GAL器件的編程與開發應用GAL可以設計組合邏輯電路或時序邏輯電路。進行電路設計時，必須使用相應的軟件、硬件開發工具才能完成。隨著EDA技術和可編程邏輯器件的發展，GAL器件的應用設計、調試工作可以在計算機上用軟件來完成，并且對器件實現的功能可以像軟件一樣實時地加以編程和修改，從而使硬件系統具有軟件一樣的靈活性，為系統開發節約了成本，縮短了開發周期。第八十一頁，共98頁。GAL器件編程與開發流程

軟件工具硬件工具第八十二頁，共98頁。GAL器件仍然存在著以下問題：時鐘必須共用；或的乘積項最多只有8個；GAL器件的規模小，達不到在單片內集成一個數字系統的要求；

盡管GAL器件有加密的功能，但隨著解密技術的發展，對于這種陣列規模小的可編程邏輯器件解密已不是難題。

以上三種PLA、PAL、GAL屬于早期的小規模的PLD器件，內部結構簡單，工作速度快，適于完成較簡單的邏輯功能。第八十三頁，共98頁。CPLD和FPGA是繼PAL和GAL后規模更大、密度更高的可編程邏輯器件。而在系統編程（In-SystemProgrammable，簡稱ISP）技術是20世紀90年代發展起來一種PLD新技術，ISP器件被譽為第四代可編程邏輯器件。16.4CPLD、FPGA和在系統編程技術簡介第八十四頁，共98頁。

16.4.1CPLD簡介CPLD（CompliexProgrammableLogicDevice復雜可編程邏輯器件）內部集成了多個邏輯陣列塊（LBA），每個邏輯陣列塊相當于一個GAL。CPLD還具有復雜的I/O單元互連結構。每個LAB都可以交互連接于其它I/O（輸入/輸出），用戶根據需要使用可編程相互連接陣列（PIA）生成特定的電路結構，來形成大邏輯功能。CPLD的基本結構圖CPLD中的邏輯陣列塊中包含32到幾百個宏單元。典型的宏單元具有一個與陣列、一個乘積項選擇矩陣、一個或門、一個可編程寄存器部分。第八十五頁，共98頁。

在系統編程芯片EPM7128S是Altera公司生產的高密度、高性能CMOS可編程邏輯器件之一，下圖是PLCC封裝84端子的引腳圖：它有4個直接輸入（INPUT）TMS、TDI、TDO和TCK是在系統編程引腳64個I/O引腳在系統編程CPLD芯片EPM7128S的基本結構第八十六頁，共98頁。

前面討論的可編程邏輯器件基本組成部分是與陣列、或陣列和輸出電路。再加上觸發器則可實現時序電路。FPGA（FieldProgrammableGateArray）不像PLD那樣受結構的限制，它可以靠門與門的連接來實現任何復雜的邏輯電路，更適合實現多級邏輯功能。

陸續推出了新型的現場可編程門陣列FPGA。功能更加豐富，具有基本邏輯門電路、傳輸外部信號的輸入/輸出電路和可編程內連資源之外，還具有很高的密度等等。16.4.2FPGA簡介第八十七頁，共98頁。一、現場可編程門陣列FPGA結構FPGA的編程單元是基于靜態存儲器（SRAM）結構，從理論上講，具有無限次重復編程的能力

下面介紹XILINX公司的XC4000E系列芯片，了解FPGA內部各個模塊的功能，見下圖：可配置邏輯模塊CLB輸入/輸出模塊I/OB可編程連線PI編程開關矩陣PSM第八十八頁，共98頁。FPGA的特點

（一）SRAM結構：可以無限次編程，但它屬于易失性元件，掉電后芯片內信息丟失；每次上電需重新下載，實際應用時需外掛EEPROM用于保存程序。系統每次上電自動將數據引入SRAM中。

（二）內部連線結構：FPGA的內連線是分布在CLB