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本文格式為Word版，下載可任意編輯——十進制計數器設計

十進制計數器設計

一、試驗目的：熟悉QuartusII的Verilog文本設計流程全過程，學習十進制計數器的設

計、仿真，把握計數器的工作原理。

二、試驗原理：計數器屬于時序電路的范疇，其應用十分普遍。該程序設計是要實現帶有

異步復位、同步計數使能和可預置型的十進制計數器。該計數器具有5個輸入端口（CLK、RST、EN、LOAD、DATA）。CLK輸入時鐘信號；RST起異步復位作用，RST=0，復位；EN是時鐘使能，EN=1，允許加載或計數；LOAD是數據加載控制，LOAD=0，向內部寄放器加載數據；DATA是4位并行加載的數據。有兩個輸出端口（DOUT和COUT）。DOUT的位寬為4，輸出計數值，從0到9；COUT是輸出進位標志，位寬為1，每當DOUT為9時輸出一個高電平脈沖。RST在任意時刻有效時，如CLK非上升沿時，計數也能即刻清0；當EN=1，且在時鐘CLK的上升沿時刻LOAD=0，4位輸入數據DATA被加載，但假使此時時鐘沒有上升沿，盡管出現了加載信號LOAD=0,仍舊未出現加載狀況；當EN=1,RST=1,LOAD=1時，計數正常進行，在計數數據等于9時進行輸出高電平。

三、試驗任務：在QuartusII上將設計好的程序進行編輯、編譯、綜合、適配、仿真，從

時序仿真圖中學習計數器工作原理，了解計數器的運行狀況及時鐘輸入至計數器數據輸出的延時狀況。

四、試驗步驟：

（一）、建立工作庫文件和編輯設計文件任何一項設計都是一項Project（工程），而把一個工程下的所有文件放在一個文件夾內是一個十分好的習慣，以便于我們整理，利用和提取不同工程下的文件，而此文件夾將被EDA軟件默認為WorkLibrary（工作庫），所以第一步先根據自己的習慣，建立個新的文件夾。

（1）新建文件夾：在盤建立并保存工程，將文件夾取名Jishuqi。

（2）輸入源程序：開啟QuartusII，選擇菜單File?New?DesignFiles?VerilogHDLFile?OK(如圖1所示)。

圖1

在空白處工作框處輸入任務要求中的代碼，代碼如下：moduleCNT10(CLK,RST,EN,LOAD,COUT,DOUT,DATA);inputCLK,EN,RST,LOAD;

input[3:0]DATA;output[3:0]DOUT;outputCOUT;reg[3:0]Q1;regCOUT;

assignDOUT=Q1;

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