集成電路設(shè)計(jì)硬件描述語(yǔ)言1第一頁(yè)，共十一頁(yè)，2022年，8月28日第一章EDA技術(shù)與硬件描述語(yǔ)言一數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字技術(shù)的發(fā)展和集成電路技術(shù)密不可分，數(shù)字系統(tǒng)設(shè)計(jì)隨著集成電路技術(shù)的發(fā)展產(chǎn)生了巨大變化2第二頁(yè)，共十一頁(yè)，2022年，8月28日1傳統(tǒng)硬件設(shè)計(jì)方法步驟（1）根據(jù)系統(tǒng)對(duì)硬件要求，合理劃分功能模塊（2）對(duì)各個(gè)功能模塊進(jìn)行詳細(xì)設(shè)計(jì)，畫出電路原理圖（選擇合適器件再進(jìn)行設(shè)計(jì)）（3）各模塊調(diào)試（4）各模塊硬件電路連接起來(lái)整體調(diào)試3第三頁(yè)，共十一頁(yè)，2022年，8月28日2傳統(tǒng)硬件設(shè)計(jì)方法缺點(diǎn)設(shè)計(jì)中采用布爾方程或門級(jí)描述方式，難以有效完成設(shè)計(jì)，特別對(duì)于大規(guī)模集成電路來(lái)說(shuō)，采用布爾方程或門級(jí)描述，需要花費(fèi)大量人力。模擬調(diào)試通常在硬件電路設(shè)計(jì)后期進(jìn)行，一旦發(fā)現(xiàn)不符合要求，必須重新設(shè)計(jì)（可能是全部否定），設(shè)計(jì)周期增加。設(shè)計(jì)完成后主要文件是電路原理圖，如規(guī)模較大，閱讀修改不便。4第四頁(yè)，共十一頁(yè)，2022年，8月28日二EDA技術(shù)及其發(fā)展第一代20世紀(jì)70年代中小規(guī)模二維平面圖形計(jì)算機(jī)輔助設(shè)計(jì)，解脫復(fù)雜機(jī)械的版圖設(shè)計(jì)第二代80年代核心是計(jì)算機(jī)仿真和自動(dòng)布局布線，主要應(yīng)用軟件有數(shù)字、模擬電路分析、印刷電路板、現(xiàn)場(chǎng)可編程門陣列布局布線，分為設(shè)計(jì)分析生產(chǎn)測(cè)試多個(gè)軟件包。不能進(jìn)行系統(tǒng)級(jí)仿真與綜合。如在產(chǎn)品開發(fā)后期發(fā)現(xiàn)錯(cuò)誤，浪費(fèi)大第三代90年代以高級(jí)語(yǔ)言描述、系統(tǒng)級(jí)仿真和綜合為特點(diǎn)。設(shè)計(jì)者擺脫了大量輔助性工作，精力集中于“要設(shè)計(jì)什么”而不是“如何設(shè)計(jì)”，產(chǎn)品研制周期縮短，也促進(jìn)了集成電路設(shè)計(jì)發(fā)展5第五頁(yè)，共十一頁(yè)，2022年，8月28日三硬件描述語(yǔ)言VHDL歷史所謂硬件描述語(yǔ)言（HDL）就是該語(yǔ)言可以描述硬件電路的功能，信號(hào)連接關(guān)系及定時(shí)關(guān)系。

VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,誕生于1982年。1987年底，VHDL被IEEE確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076（簡(jiǎn)稱87版)1993年，IEEE對(duì)VHDL進(jìn)行了修訂，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）。最新版本

IEEE1076-2002。6第六頁(yè)，共十一頁(yè)，2022年，8月28日特點(diǎn)（1）VHDL具有很強(qiáng)的行為描述能力，可以從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)（2）具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，可以在大型系統(tǒng)設(shè)計(jì)的早期，就進(jìn)行仿真（3）支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用（4）對(duì)于VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把VHDL描述的設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表(根據(jù)不同的實(shí)現(xiàn)芯片)

（5）VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必關(guān)心最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。（6）由于VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。

7第七頁(yè)，共十一頁(yè)，2022年，8月28日3VHDL進(jìn)行設(shè)計(jì)的過(guò)程（1）集成電路設(shè)計(jì)的層次行為級(jí)描述輸入輸出響應(yīng)、芯片實(shí)現(xiàn)算法寄存器級(jí)（RTL）基本單元為寄存器、計(jì)數(shù)器、多路選擇器、算術(shù)邏輯單元等。描述基本單元的互連邏輯門級(jí)基本單元為邏輯門、觸發(fā)器，常用布爾方程、卡諾圖表示電路級(jí)基本單元為晶體管、電阻、電容等，常用電壓電流的微分方程描述版圖級(jí)幾何圖形及工藝規(guī)則8第八頁(yè)，共十一頁(yè)，2022年，8月28日（2）VHDL設(shè)計(jì)過(guò)程門級(jí)網(wǎng)表生成后，在完成最終器件硬件設(shè)計(jì)時(shí)，可以有兩種選擇。第一種轉(zhuǎn)成ASIC芯片工藝，第二種是用CPLD/FPGA實(shí)現(xiàn)9第九頁(yè)，共十一頁(yè)，2022年，8月28日PLD器件（可編程邏輯器件）

PLA→GALEPLD→CPLD（復(fù)雜可編程門陣列）

FPGA（現(xiàn)場(chǎng)可編程門陣列）主要廠商AlteraXilinxLatticeASIC和PLD器件比較

FPGA器件中的新技術(shù)（硬拷貝、軟核cpu）10第十頁(yè)，共十一頁(yè)，2022年，8月28日常用EDA工具軟件

Synopsys（綜合）Synplify（綜合）Precision（綜合）

CadenceModelSim（仿真）若干CPLD/FPGA軟件