第5章:同步時序電路和數字系統設計§5-1狀態表與同步時序電路的基本設計方法數字系統的基本結構控制單元（同步時序電路）數據處理單元：主要完成數據的采集、存儲、運算和傳輸，與外界進行數據交換。主要由存儲器、運算器、數據選擇其等功能電路組成。§5-1同步時序電路的基本設計方法§5-1-1原始狀態表的建立§5-1-2用觸發器實現同步時序電路§5-1-3用MSI時序模塊同步時序電路

針對比較簡單的同步電路，設計方法是：文字功能描述→狀態表或狀態圖→邏輯方程→邏輯圖原始狀態圖（狀態表）原始狀態圖（狀態表）：根據設計命題的要求初步畫出的狀態圖（狀態表）可能包含多余狀態，其建立無明顯規律可循，是時序電路設計中重要的一步。§5-1-1原始狀態表的建立步驟：1、分析題意，確定輸入、輸出變量。1、選擇狀態，以記憶電路輸入的歷史過程。2、對每一個狀態，考察在每一種輸入組合下應轉入的下一個狀態，從而導出狀態圖和狀態表。例1：111序列檢測器S1：收到0S2：收到一個1S3：收到兩個1當連續收到三個或三個以上1時輸出1。例2：010和1001序列檢測器S0：0S1：01S2：010,10S3：100S4：1001S5：011例3：余三碼誤碼檢測器（1）余3碼：0011-1100S0：表示復位例3：余三碼誤碼檢測器（2）例5：串行加法器S0：進位為0S1：進位為1§4-2-3莫爾型電路的分析串行加法器和為0、無進位：00/0和為0、有進位：01/0和為1、無進位：10/1和為1、有進位：11/1例6：加1/加2同步計數器

X=0時加1計數，計到9后再回0，X=1時加2計數，計到8后再回0，計數器狀態為奇數時，X不會為1。§5-1-2用觸發器實現同步時序電路指導思想：用盡可能少的觸發器和門電路實現待設計電路。一、狀態化簡二、狀態分配三、導出激勵方程和輸出方程四、設計舉例五、時鐘偏移狀態化簡

所謂狀態化簡就是對原始狀態表中存在的若干等價狀態進行合并。經狀態化簡后電路的狀態數減少，可以在一定程度上減少所需觸發器的數目。

對于有q狀態的時序電路來說，所需的觸發器的個數，其下限r可由下式決定狀態等價：以Si為起始狀態，在任一可能的輸入序列作用下的輸出序列均與以Sj為起始狀態，在同一輸入序列作用下的輸出序列相同，稱Si與Sj等價（Si≈Sj）等價的狀態用一個狀態代替。狀態等價條件：在所有可能的輸入下：1、它們的輸出相同；2、它們的次態滿足下列條件之一： ①次態相同； ②次態交錯； ③次態互為隱含條件。｛S1,S3,S4｝｛S2,S5｝｛S6,S7｝例1：狀態表化簡1.作狀態對圖；2.狀態一一比較，結果填入狀態圖；3.檢查隱含條件；4.求出全部狀態等價類，狀態合并，畫出簡化狀態表。S1=｛S1，S6｝S2=｛S2，S3，S8｝例2：未完全描述狀態表化簡S2=｛S2，S3｝S4=｛S4，S7｝S5=｛S5，S6｝

可以對任意項賦予一個適當的值，以便進行狀態合并。目的：狀態用觸發器狀態表示，因此，要對狀態分配二進制代碼。方法：狀態分配影響電路的復雜程度，符合以下條件的狀態，應盡可能分配相鄰的代碼。1、在同一輸入下，有相同次態的現態；(S1,S2、S2,S3)2、同一現態在相鄰輸入下的次態；(S1,S3、S1,S4、S2,S3)3、在所有輸入下，有相同輸出的現態。(S2,S3)二、狀態分配S1=00S2=01S3=11S4=10二、狀態分配、狀態編碼三、導出激勵方程和輸出方程四、設計舉例1四、設計舉例1設計舉例2（8421碼加法計數器）設計舉例2（續）例5.7

用D觸發器設計一個模6同步計數器模6計數器的狀態圖模6計數器的編碼狀態表模6計數器的邏輯圖電路自啟動性驗證若對該模6計數器重新分配如下的狀態代碼：S0=000，S1=001，S2=011，S3=111，S4=110，S5=100，可推出次態方程和輸出方程分別為

則狀態圖打斷堵塞循環序列的狀態圖出現堵塞現象的原因是：在次態方程推導時，把無效狀態作為任意項處理，沒有確定的轉移方向。

無堵塞循環序列的邏輯電路§5-3用MSI實現同步時序電路常用MSI時序模塊移位寄存器：74194（4位、并/串、雙向）多D觸發器：74175集成計數器：74163（模16、加法）

74162（模10、加法）

74161（模16、加法；與74163的區別是異步清0）

74192（模10、加/減、異步清0與置數）1、一般不必進行狀態化簡。

用計數器實現同步時序電路用MSI實現同步時序電路的思路：

四D鎖存器實現同步時序電路2、根據所選擇的MSI器件來決定狀態分配和導出激勵方程和輸出方程。例5.8

試以MSI時序模塊74163為核心，設計一個7位巴克碼（1110010）串行序列檢測器。（1）確定原始狀態圖電路需要記憶的狀態有8個：S0：初態x=0，z=0S1：第1個碼元“1”，z=0S2：“11”，z=0S3：“111”，z=0S4：“1110”，z=0S5：“11100”，z=0S6：“111001”，z=0S7：“1110010”，z=1（2）利用集成計數器74163實現激勵方程的導出需要通過分析其編碼狀態圖（表），弄清在每一種現態下要實現何種狀態轉換，要實現這些狀態轉換，需要MSI時序模塊做怎樣的一些操作，把所有分析的結果填入MSI時序模塊的操作表。再由操作表來分析執行相關操作MSI器件的各控制輸入端應加什么樣的激勵信號，從而推導出MSI器件的各控制輸入端的激勵方程。以MSI時序模塊為核心來實現同步時序電路的關鍵仍然是要導出MSI器件的各控制輸入端的激勵方程。原始狀態圖編碼后的狀態圖操作表根據所選擇的MSI器件來決定狀態分配狀態分配表①狀態分配因此可設：S0——000，S4——100，S1——001，S5——101，S2——010，S6——110

S3——011，S7——111

狀態分配表特點：S0→S1→S2→S3→S4→S5→S6→S7編碼狀態圖代入②畫操作表計數操作保持操作預置操作操作表計數操作③求74163控制端、置數端、并行數據輸入端D2D1D0的函數表達式（因為74163執行何種操作是由、及共同決定的）D2D1D0當當Q2Q1Q0=000時表達式：求輸出方程z

畫出邏輯電路

以74163為核心實現的7位巴克碼串行序列檢測器的邏輯電路

例5.9

以74163為核心，輔以適當的組合器件完成例5.4的加1/加2同步計數器的設計。狀態分配表編碼狀態圖（1）狀態分配（2）畫操作表考慮計數器的自啟動功能，將無效狀態1010~1111所對應的操作統一設為清0。（3）導出74163控制各輸入端激勵函數①求

由于僅在1001~1111狀態下清0，故只需在這些狀態對應的方格中填0，而其余方格中均填寫1僅有x=1且Q0=0（偶數）時進行加2計數，執行預置數操作（）

②求由于不存在保持操作，故可令求④求D3D2D1D0當x=1時，Q3Q2Q1Q0=0000狀態的下一狀態應該是0010，需要執行置數操作，故這時D3D2D1D0=0100同理：在0010狀態時D3D2D1D0=0100，0100狀態時D3D2D1D0=0110，0110狀態時D3D2D1D0=1000，1000狀態時D3D2D1D0=0000；而在其它狀態時D3D2D1D0可任意。

（4）畫邏輯圖以74163為核心實現的加1/加2計數器74175的功能表4D觸發器74175邏輯符號以多D觸發器為核心設計同步時序電路

例5.10

試用集成四D觸發器74175及適當的組合器件實現具有下表所示