任務(wù)2數(shù)字鐘譯碼顯示與整點報時電路的設(shè)計與制作——認識組合邏輯電路教學目錄

22.1組合邏輯電路的分析與設(shè)計方法2.2編碼器2.3譯碼器2.4數(shù)據(jù)選擇器2.5數(shù)據(jù)分配器2.6數(shù)值比較器2.7加法器2.8常用組合邏輯電路的應(yīng)用訓練2.9數(shù)字鐘譯碼顯示電路與整點報時電路的設(shè)計與制作2.1組合邏輯電路的分析與設(shè)計方法數(shù)字電路中，如一個電路在任一時刻的輸出狀態(tài)只取決于該時刻輸入狀態(tài)的組合，而與電路原有狀態(tài)沒有關(guān)系，則該電路稱為組合邏輯電路。它沒有記憶功能，這是組合邏輯電路功能上的特點。圖2-1組合邏輯電路的示意框圖在電路結(jié)構(gòu)上，組合邏輯電路主要由門電路組成，沒有記憶功能，只有從輸入到輸出的通路，沒有從輸出到輸入的回路。組合邏輯電路的功能除可以用邏輯函數(shù)表達式來描述外，還可以用真值表、卡諾圖、邏輯圖等方法進行描述。2.1組合邏輯電路的分析與設(shè)計方法分析：設(shè)計：給定邏輯圖得到邏輯功能分析

給定邏輯功能畫出邏輯圖設(shè)計2.1組合邏輯電路的分析與設(shè)計方法2.1.1組合邏輯電路的分析方法組合邏輯電路的分析主要是根據(jù)給定的邏輯電路分析出電路的邏輯功能。組合邏輯電路的一般分析步驟如下：1)根據(jù)邏輯圖，由輸入到輸出逐級寫出邏輯表達式。2)將輸出的邏輯表達式化簡成最簡與或表達式。3)根據(jù)輸出的最簡與或表達式列出真值表。4)根據(jù)真值表分析出電路的邏輯功能。邏輯電路圖邏輯表達式最簡與或表達式列出真值表分析邏輯功能2.1組合邏輯電路的分析與設(shè)計方法2.1.1組合邏輯電路的分析方法【例2-1】試分析圖2-2所示邏輯電路的功能。圖2-2例2-1電路圖圖2-2例2-1電路圖(3)分析邏輯功能。由真值表可知，當變量A、B相同時，電路輸出為0，當變量A、B不同時，電路輸出為1，所以這個電路是一個異或門。(2)由表達式列出真值表，見表2-1。解:(1)由圖2-2逐級寫出邏輯表達式并化簡邏輯函數(shù)，可得2.1組合邏輯電路的分析與設(shè)計方法2.1.1組合邏輯電路的分析方法表2-1例2-1真值表輸入輸出ABY000110110110【例2-2】一個雙輸入端、雙輸出端的組合邏輯電路如圖2-3所示，分析該電路的功能。2.1組合邏輯電路的分析與設(shè)計方法2.1.1組合邏輯電路的分析方法圖2-3例2-2電路圖圖2-3例2-2電路圖2.1組合邏輯電路的分析與設(shè)計方法2.1.1組合邏輯電路的分析方法解:(1)由圖2-3逐級寫出邏輯表達式并化簡邏輯函數(shù)，可得(2)由表達式列出真值表，見表2-2。

(3)分析邏輯功能。由真值表可知，A、B都是0時，S為0，C也為0；當A、B有１個為１時，S為１，C為0；當A、B都是１時，S為0，C為１。這種電路可用于實現(xiàn)兩個１位二進制數(shù)的相加，實際上它是運算器中的基本單元電路，稱為半加器。輸入輸出ABSC0001101100101001表2-1例2-1真值表組合邏輯電路的設(shè)計，就是根據(jù)給定邏輯功能的要求，設(shè)計出實現(xiàn)這一要求的最簡的組合電路。一般方法是：1)對給定的邏輯功能進行分析，確定出輸入變量、輸出變量以及它們之間的關(guān)系，并對輸入和輸出變量進行賦值，即確定什么情況下為邏輯1和邏輯0，這是正確設(shè)計組合邏輯電路的關(guān)鍵。2)根據(jù)給定的邏輯功能和確定的狀態(tài)賦值列出真值表。3)根據(jù)真值表寫出邏輯表達式并化簡，然后轉(zhuǎn)換成命題所要求的邏輯表達式。4)根據(jù)邏輯表達式，畫出相應(yīng)的邏輯電路圖。2.1組合邏輯電路的分析與設(shè)計方法2.1.2組合邏輯電路的設(shè)計方法給定邏輯功能確定輸入輸出變量列出真值表寫出表達式并轉(zhuǎn)換畫出電路圖【例2-3】設(shè)計一個故障指示電路，要求的條件如下：兩臺電動機同時工作時，綠燈亮；其中一臺發(fā)生故障時，黃燈亮；兩臺電動機都有故障時，則紅燈亮。解:(1)確定輸入和輸出變量。根據(jù)題意，該故障指示電路應(yīng)有兩個輸入變量，三個輸出變量；用變量A、B表示輸入，變量為1時表示電動機有故障，為0時表示無故障；用變量G、Y、R表示輸出，G代表綠燈，Y代表黃燈，R代表紅燈，輸出變量為1代表燈亮，為0代表燈滅。(2)根據(jù)邏輯功能列出真值表，見表2-3。2.1組合邏輯電路的分析與設(shè)計方法2.1.2組合邏輯電路的設(shè)計方法表2-3例2-3真值表輸入輸出ABGYR00011011100010010001(3)根據(jù)真值表寫出輸出變量的邏輯表達式為(3)根據(jù)邏輯表達式可畫出邏輯電路圖，如圖2-4所示。2.1組合邏輯電路的分析與設(shè)計方法2.1.2組合邏輯電路的設(shè)計方法圖2-4例2-3電路圖【例2-4】某董事會有一位董事長和三位董事進行表決，當滿足以下條件時決議通過：有三人或三人以上同意，或者有兩人同意，但其中一人必須是董事長。試用與非門設(shè)計滿足上述要求的表決電路。解:(1)確定輸入和輸出變量。用變量A、B、C、D表示輸入，A代表董事長，B、C、D代表董事，1表示同意，0表示不同意；用Y表示輸出，Y＝1，代表決議通過，Y＝0，代表不通過。2.1組合邏輯電路的分析與設(shè)計方法2.1.2組合邏輯電路的設(shè)計方法(2)根據(jù)邏輯功能列出真值表，見表2-4。ABCDY00000001001000110100010101100111100010011010101111001101111011110000000101111111表2-4例2-4真值表2.1.2組合邏輯電路的設(shè)計方法(3)根據(jù)真值表可畫出Y的卡諾圖，并根據(jù)卡諾圖寫出Y的最簡與或表達式為:按題意要求轉(zhuǎn)換成與非-與非表達式為：(4)根據(jù)與非-與非表達式可畫出邏輯電路圖，如圖2-6所示。2.1.2組合邏輯電路的設(shè)計方法最簡與或表達式：圖2-4例2-3電路圖把某種具有特定意義的輸入信號(如字母、數(shù)字、符號等)編成相應(yīng)的一組二進制代碼的過程稱為編碼，能夠?qū)崿F(xiàn)編碼的電路稱為編碼器。2.2編碼器2.2.1二進制編碼器普通的二進制編碼器有2n個輸入端和n個輸出端，要求2n個輸入端中只能有一個為有效輸入，輸出為這個有效輸入的n位二進制代碼。以3位二進制編碼器為例，其示意圖如圖2-7所示。圖2-73位二進制編碼器2.2編碼器2.2.1二進制編碼器3位二進制編碼器有8個輸入端I0~I7和3個輸出端A2~A0，因此常稱為8線-3線編碼器。8種正常輸入情況下的真值表見表2-5。輸入輸出I0I1I2I3I4I5I6I7A2

A1

A01000000001

000000001000000001000000001000000001000000001000000001000001010011100101110111表2-58線-3線編碼器真值表由表2-5可寫出編碼器各個輸出的邏輯表達式為:如圖所示為用與非門實現(xiàn)的3位二進制編碼器。2.2編碼器2.2.1二進制編碼器

2.2編碼器2.2.1二進制編碼器

優(yōu)先編碼器

普通二進制編碼器中，不允許同時有兩個以上的有效編碼信號同時輸入，否則，編碼器的輸出將發(fā)生混亂。為解決這一問題，一般將編碼器設(shè)計成優(yōu)先編碼器。

優(yōu)先編碼器允許同時輸入兩個以上的有效編碼信號。當同時輸入幾個有效編碼信號時，優(yōu)先編碼器能按預(yù)先設(shè)定的優(yōu)先級別，只對其中優(yōu)先級別最高的一個進行編碼。74LS148是一種常用的8線-3線優(yōu)先編碼器。低電平有效，優(yōu)先順序：2.2編碼器2.2.1二進制編碼器

8線-3線優(yōu)先編碼器——74LS148

:編碼輸出端：編碼輸入端低電平有效，即反碼輸出。圖2-974LS148邏輯框圖：使能輸入端，低電平有效：為編碼器的工作標志，低電平有效。：使能輸出端，高電平有效2.2編碼器

輸入輸出

1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×011111100111111111111111100000100101010010110110001101011100111101表2-674LS148優(yōu)先編碼器真值表2.2編碼器2.2.1二進制編碼器

74LS148的擴展使用圖2-10兩片74LS148組成的16線-4線優(yōu)先編碼器注意：當全為1時，代表輸入的是十進制數(shù)0。

用4位二進制代碼對0~9中的一位十進制數(shù)碼進行編碼的電路，稱為二－十進制編碼器。又稱為10線-4線編碼器，為防止輸出混亂，二-十進制編碼器通常都設(shè)計成優(yōu)先編碼器。74LS147是一種常用的10線-4線8421BCD優(yōu)先編碼器。2.2編碼器2.2.2二-十進制編碼器

圖2-1174LS147邏輯框圖低電平有效，優(yōu)先順序：:編碼輸出端：編碼輸入端低電平有效，即反碼輸出。

CD40147是一種常用CMOS系列的10線-4線8421BCD優(yōu)先編碼器，其邏輯框圖如圖2-12所示，CD40147優(yōu)先編碼器真值表見表2-7。2.2編碼器2.2.2二-十進制編碼器

圖2-12CD40147邏輯框圖高電平有效，優(yōu)先順序：I9~I0A3~A0:編碼輸出端I0~I9：編碼輸入端高電平有效，即原碼輸出。2.2編碼器

表2-7CD40147優(yōu)先編碼器真值表輸入輸出I0I1I2I3I4I5I6I7I8I9

A3A2A1A0

00000000001000000000×100000000××10000000×××1000000××××100000×××××10000××××××1000×××××××100××××××××10×××××××××1111100000001001000110100010101100111100010012.3譯碼器2.3.1二進制譯碼器1.二進制譯碼器工作原理譯碼是編碼的逆過程，即將具有特定意義的二進制代碼轉(zhuǎn)換成相應(yīng)信號輸出的過程稱為譯碼。實現(xiàn)譯碼功能的電路稱為譯碼器，譯碼器目前主要采用集成電路來構(gòu)成。圖2-133線-8線譯碼器框圖

二進制譯碼器有n個輸入信號和2n個輸出信號，常見的二進制譯碼器有2線-4線譯碼器、3線-8線譯碼器、4線-16線譯碼器等。

圖2-13為3線-8線譯碼器的示意圖，3個輸入A2、A1、A0端有8種輸入狀態(tài)的組合，分別對應(yīng)著8個輸出端。2.3譯碼器2.3.1二進制譯碼器2.集成二進制譯碼器73LS138A2、A1、A0為二進制譯碼輸入端，為譯碼輸出端(低電平有效)，G1、、為選通控制端。當G1＝1、

時，譯碼器處于工作狀態(tài)；當G1＝0、時，譯碼器處于禁止狀態(tài)。

表2-93線-8線譯碼器74LS138真值表輸入：自然二進制碼輸出：低電平有效2.3.1二進制譯碼器3.

74LS138的應(yīng)用(1)73LS138的擴展圖2-16將兩片74LS138擴展為4線—16線譯碼器3.74LS138的應(yīng)用(2)實現(xiàn)組合邏輯電路2.3.1二進制譯碼器由于譯碼器的每個輸出端分別對應(yīng)一個最小項，因此與門電路配合使用，可以實現(xiàn)任何組合函數(shù)。【例2-5】試用譯碼器和門電路

實現(xiàn)邏輯函數(shù)Y=AB+BC+AC。解：將邏輯函數(shù)轉(zhuǎn)換成最小項表達式，再轉(zhuǎn)換成與非-與非形式：用一片74LS138加一個與非門就可實現(xiàn)這個邏輯函數(shù)，邏輯電路圖如圖2-17所示。圖2-17例2-5邏輯圖2.3.2二-十進制譯碼器

二-十進制譯碼器就是能把某種二-十進制代碼（即BCD碼）變換為相應(yīng)的十進制數(shù)碼的組合邏輯電路，也稱為4線-10線譯碼器，也就是把代表四位二-十進制代碼的四個輸入信號變換成對應(yīng)十進制數(shù)的十個輸出信號中的某一個作為有效輸出信號。圖2-1874LS42的引腳排列圖和邏輯符號輸入：A3A2A1A0為8421BCD碼輸出：低電平有效十進制數(shù)輸入輸出A0A0A0A

0

012345678900

0

000

0

100

1

000

1

101

0

001

0

101

1

001

1

110

0

010

0

10

1

1

11

111111

0

1

11

111111

1

0

11

111111

1

1

01

111111

1

1

10

111111

1

1

11

011111

1

1

11

101111

1

1

11

110111

1

1

11

111011

1

1

11

11110無效輸入10

1

010

1

111

0

011

0

111

1

011

1

11

1

1

11

111111

1

1

11

111111

1

1

11

111111

1

1

11

111111

1

1

11

111111

1

1

11

11111

表2-104線-10線譯碼器74LS42真值表2.3.3顯示譯碼器

能夠顯示數(shù)字、字母或符號的器件稱為數(shù)字顯示器。能把數(shù)字量翻譯成數(shù)字顯示器所能識別的信號的譯碼器稱為顯示譯碼器。顯示器件：常用的是七段數(shù)碼顯示器件。bcdefga顯示譯碼器數(shù)字顯示器二-十進制編碼2.3.3顯示譯碼器1.七段半導(dǎo)體數(shù)碼顯示器圖2-19七段半導(dǎo)體數(shù)碼顯示器及發(fā)光段組合圖2.3.3顯示譯碼器1.七段半導(dǎo)體數(shù)碼顯示器圖2-20共陰極接法七段數(shù)碼管圖2-21共陽極接法七段數(shù)碼管

按內(nèi)部連接方式不同，七段數(shù)碼顯示器分為共陽極接法和共陰極接法兩種。2.3.3顯示譯碼器2.集成七段顯示譯碼器74LS48

集成七段顯示譯碼器74LS48是一種與共陰極數(shù)字顯示器配合使用的集成譯碼器，它的功能是將輸入的4位二進制代碼轉(zhuǎn)換成顯示器所需要的七個段信號a～g。圖2-22

74LS48的邏輯符號74LS48除基本輸入端和基本輸出端外，還有幾個輔助輸入輸出端：試燈輸入端

滅零輸入端

滅燈輸入/滅零輸出端

它既可以作輸入用，也可作輸出用。數(shù)字功能輸入輸入/輸出輸出字符顯示

A3A2

A1

A0ab

c

defg0123456789111×1×1×1×1×1×1×1×1×00

0

000

0

100

1000

1101

0

001

0

101

1

001

1

110

0

010

01111111111111111

1001100

001101101111

10

0101

1

00

11101101110111111110000111111100011011011121314151×1×1×1×1×1×101

010

1111

0

0110

111

1

011

1

1111111000110100110010100011100101100011110000000滅燈××××××0(入)0000000滅零試燈100×0000××××0(出)1(出)00000001111111

表2-11七段顯示譯碼器74LS48真值表2.3.3顯示譯碼器2.集成七段顯示譯碼器74LS48與配合使用，可消去混合小數(shù)的前零和無用的尾零。例如要將003.060顯示成3.06，連接電路如圖2-23所示。圖2-23具有滅零控制的六位數(shù)碼顯示系統(tǒng)2.4數(shù)據(jù)選擇器2.4.1數(shù)據(jù)選擇器的功能及工作原理

數(shù)據(jù)選擇器又稱多路選擇器(簡稱MUX)。每次在地址輸入的控制下，從多路輸入數(shù)據(jù)中選擇一路輸出，其功能類似于一個單刀多擲開關(guān)。數(shù)據(jù)選擇器示意圖2.4數(shù)據(jù)選擇器2.4.1數(shù)據(jù)選擇器的功能及工作原理G0000A1A0Y00D001D110D211D31××0G4選1數(shù)據(jù)選擇器功能表G：選通控制端

G=0時，數(shù)據(jù)選擇器工作；G=1時，Y=0輸出無效。2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器1.集成8選1數(shù)據(jù)選擇器74LS151

74LS151是一種有互補輸出的集成8選1數(shù)據(jù)選擇器，其引腳排列圖和邏輯符號如圖2-25所示。圖2-2574LS151的引腳排列圖和邏輯符號表2-128選1數(shù)據(jù)選擇器74LS151功能表2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器1.集成8選1數(shù)據(jù)選擇器74LS151當時，數(shù)據(jù)選擇器工作，輸出邏輯函數(shù)式為

當

時，輸出Y＝0，數(shù)據(jù)選擇器不工作，輸入的數(shù)據(jù)和地址信號均不起作用。2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器1.集成8選1數(shù)據(jù)選擇器74LS151由功能表寫出74LS151輸出邏輯表達式為=m0D0+m1D1+m2D2+m3D3+m4D4+m5D5+m6D6+m7D72.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器2.集成4選1數(shù)據(jù)選擇器74LS153

74LS153的引腳排列圖和邏輯符號如圖2-26所示。一個芯片上集成了兩個4選1數(shù)據(jù)選擇器，共用2個地址輸入端A1、A0。

圖2-2674LS153的引腳排列圖和邏輯符號2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器2.集成4選1數(shù)據(jù)選擇器74LS153表2-134選1數(shù)據(jù)選擇器74LS153功能表輸入輸出

A

1

A

0D

Y10000××00011011×D0D1D2D30D0D1D2D3選通控制端G為低電平有效，即G=1時芯片被禁止，Y≡0；G=0時芯片被選中，處于工作狀態(tài)：2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器3.數(shù)據(jù)選擇器的應(yīng)用(1)構(gòu)成無觸點切換電路

圖2-27所示是由數(shù)據(jù)選擇器74LS153構(gòu)成的無觸點切換電路，用于切換四種頻率的輸入信號。例如，當AB=11時，D3被選中，f3=3kHz的方波信號由Y端輸出；當AB=10時，f2=1kHz的信號被送到Y(jié)端。圖2-2774LS153構(gòu)成的無觸點切換電路2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器3.數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路1)當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接用數(shù)據(jù)選擇器來實現(xiàn)邏輯函數(shù)：基本方法：輸入變量送入地址端,即A=A2，B=A1，C=A0

；

數(shù)據(jù)端Di取“0”或“1”；

輸出變量接至數(shù)據(jù)選擇器的輸出端，即L=Y。【例2-6】用8選1數(shù)據(jù)選擇器74LS151實現(xiàn)邏輯函數(shù):2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器3.數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路解：把函數(shù)Y變換成最小項表達式：將輸入變量接至地址端，即

將Y式的最小項表達式與74LS151的輸出表達式相比較，Y式中出現(xiàn)的最小項對應(yīng)的數(shù)據(jù)輸入端應(yīng)接1，Y式中沒出現(xiàn)的最小項對應(yīng)的數(shù)據(jù)輸入端應(yīng)接0，即2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器3.數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路圖2-28例2-6圖2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器3.數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路【例2-7】用74LS153實現(xiàn)邏輯函數(shù):

函數(shù)Y有三個輸入變量A、B、C，而4選1數(shù)據(jù)選擇器僅有兩個地址輸入端A1和A0，所以選A、B接到地址端，即A=A1、B=A0，C接到相應(yīng)的數(shù)據(jù)端。將邏輯函數(shù)轉(zhuǎn)換成每一項都含有A、B的表達式為74LS153的輸出表達式:比較兩式得:2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器3.數(shù)據(jù)選擇器的應(yīng)用(2)實現(xiàn)組合邏輯電路【例2-7】用74LS153實現(xiàn)邏輯函數(shù):圖2-29例2-7圖A=A1、B=A0，2.4數(shù)據(jù)選擇器2.4.2集成數(shù)據(jù)選擇器3.數(shù)據(jù)選擇器的應(yīng)用(3)數(shù)據(jù)選擇器的擴展應(yīng)用

實際應(yīng)用中，有時需要獲得更大規(guī)模的數(shù)據(jù)選擇器，這時可進行通道擴展。圖2-30將兩片74LS151擴展為16選1數(shù)據(jù)選擇器2.5數(shù)據(jù)分配器

數(shù)據(jù)分配器能根據(jù)地址信號將一路輸入數(shù)據(jù)按需要分配給某一個對應(yīng)的輸出端，它的操作過程是數(shù)據(jù)選擇器的逆過程。它有一個數(shù)據(jù)輸入端，多個數(shù)據(jù)輸出端和相應(yīng)的地址控制端（或稱地址輸入端），其功能相當于一個波段開關(guān)。數(shù)據(jù)分配器示意圖10DA2

A1

A02.5數(shù)據(jù)分配器

廠家不生產(chǎn)專門的數(shù)據(jù)分配器，數(shù)據(jù)分配器實際上是譯碼器的一種特殊應(yīng)用。作為數(shù)據(jù)分配器使用的譯碼器其“使能”端作為數(shù)據(jù)輸入端使用，譯碼器的輸入端作為地址輸入端，其輸出端則作為數(shù)據(jù)分配器的輸出端。數(shù)據(jù)輸入端G1=1G2A=0地址輸入端101Y5=D2.5數(shù)據(jù)分配器表2-148路數(shù)據(jù)分配器真值表地址輸入數(shù)據(jù)輸入輸出A2A1

A0DY0Y1Y2Y3Y4Y5Y6Y7000001010011100101110111DDDDDDDDD11111111D11111111D11111111D

11111111D11111111D11111111D11111111D2.6數(shù)值比較器2.6.11位數(shù)值比較器

用來比較兩個位數(shù)相同的二進制數(shù)的大小的邏輯電路稱為數(shù)值比較器，簡稱比較器。1位數(shù)值比較器的功能是比較兩個1位二進制數(shù)A和B的大小，比較結(jié)果有三種情況，即A＞B、A＜B、A＝B。2.6數(shù)值比較器2.6.11位數(shù)值比較器圖2-331位數(shù)值比較器的邏輯電路圖A1<B1A<B

A1>B1A>B2.6數(shù)值比較器2.6.2多位數(shù)值比較器A0=B0A=BA0<B0A<B

A0>B0A>BA1=B1比較兩個多位數(shù)A和B，需從高向低逐位比較。如兩個2位二進制數(shù)A1A0和B1B0進行比較：2.6數(shù)值比較器表2-162位數(shù)值比較器真值表數(shù)值輸入級聯(lián)輸入輸出A1

B1A0

B0IA＞BIA＜BIA=BFA＞BFA＜BFA=BA1＞B1A1＜B1A1=B1A1=B1A1=B1A1=B1A1=B1××××A1＞B1A1＜B1A1=B1A1=B1A1=B1××××××××××××1000100011000101000101000100012.6數(shù)值比較器2.6.2多位數(shù)值比較器圖2-342位數(shù)值比較器的邏輯電路圖2.6數(shù)值比較器2.6.3集成數(shù)值比較器IA>IB

IA=IB

IA<IB

：擴展輸入端，級聯(lián)時低位向高位的進位。若A=B時，要由這三位輸入來決定比較結(jié)果。FA>B

FA=B

FA<B：比較結(jié)果輸出端（高電平有效）。A=A3A2A1A0，B=B3B2B1B0：比較數(shù)值輸入端。2.6數(shù)值比較器2.6.3集成數(shù)值比較器

由兩片74LS85組成的8位數(shù)值比較器2.7加法器2.7.1半加器能對兩個1位二進制數(shù)進行相加而求得和及進位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進位2.7加法器2.7.2全加器能對兩個1位二進制數(shù)進行相加并考慮低位來的進位，即相當于3個1位二進制數(shù)相加，求得和及進位的邏輯電路稱為全加器。Ai、Bi：加數(shù)，Ci-1：低位來的進位，Si：本位的和，Ci：向高位的進位。2.7加法器2.7.2全加器2.7加法器2.7.3多位二進制加法器（1）串行進位加法器特點：進位信號是由低位向高位逐級傳遞的，速度不高。構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進位輸出連接到相鄰的高位全加器的進位輸入。（2）并行進位加法器（超前進位加法器）2.7加法器2.7.3多位二進制加法器如果要擴展加法運算的位數(shù)，可將多片74LS283進行級聯(lián)，即將低位片的C3接到相鄰高位片的C-1上。2.8常用組合邏輯電路的應(yīng)用訓練1.訓練目的2.設(shè)備與器件1)熟悉集成譯碼器的邏輯功能和測試方。2)掌握譯碼器和數(shù)碼管的應(yīng)用。

5V直流電源、邏輯電平開關(guān)、邏輯電平顯示器、直流數(shù)字電壓表、74LS138、74LS20、74LS00、74LS48、B201。3.訓練要求2.8.1譯碼器的應(yīng)用訓練

測試74LS138、74LS48和B201的邏輯功能，掌握74LS138、74LS48和B201的具體應(yīng)用。4.訓練內(nèi)容(1)顯示譯碼器74LS48的應(yīng)用練習2.8.1譯碼器的應(yīng)用訓練1)按圖2-44接線，A3、A2、A1、A0分別接至邏輯電平開關(guān)輸出口，撥動邏輯電平開關(guān)，觀察數(shù)碼管的顯示。2）測試74LS48的滅燈功能。3）測試74LS48的滅零功能。4）測試74LS48的試燈功能。自擬表格，記錄測試結(jié)果。圖2-44譯碼顯示電路4.訓練內(nèi)容(2)譯碼器74LS138的功能測試2.8.1譯碼器的應(yīng)用訓練輸入輸出G1A2A1A010000100011001010011101001010110110101110×××××1×××將74LS138使能端

及地址端分別接至邏輯電平開關(guān)輸出口，輸出端

依次連接在邏輯電平顯示器上，撥動邏輯電平開關(guān)，逐項測試74LS138的邏輯功能。測試結(jié)果填入表2-19。表2-194.訓練內(nèi)容(3)譯碼器74LS138的應(yīng)用練習2.8.1譯碼器的應(yīng)用訓練按照圖2-45連接電路，將測試結(jié)果填入表2-20，并分析電路的邏輯功能。輸入輸出AB

CZ1

Z2000001010011100101110111表2-19圖2-2074LS138的應(yīng)用電路2.8常用組合邏輯電