4/4數字邏輯數字電路仿真實驗報告數字電路仿真實驗報告

一、實驗目的

（1）學會組合邏輯電路的特點；

（2）利用邏輯轉換儀對組合邏輯電路進行分析與設計。二、實驗內容

設計一個4人表決電路。即如果3人＆或3人以上同意，則通過；反正，則被否決。用與非門實現。三、實驗原理

組合邏輯電路是根據給定的邏輯問題，設計出能實現邏輯功能的電路。用小規模集成電路實現組合邏輯電路，要求是使用的芯片最少，連線最少。*用途：表決*邏輯框圖：輸入端輸出端

*邏輯功能表

Input

Output

A1

A2

A3A4＆Y

A1A2A3A4

Sum1000(任意順序，只在乎最后結果）>3

01100(任意順序，只在乎最后結果）1110(任意順序，只在乎最后結果）>=3

1

1111(任意順序，只在乎最后結果）

電平的個數之和，其和小于3則輸出0，表決不成功，其和大于或者等于3則輸出1，表決成功。

*邏輯框圖：

*邏輯功能表

inputsandsumoutputA1sumA2sumA3sum

A4sum1

1

1

21

3

1

41

輸入端

031

02131020

0112

131

020

01

120

010

0011

12

131

020

01

120

010

00

11

120

010

00

110

000

輸入的數據依次相加，若最后和的結果大于等于3則輸出1，否則輸出0

四、實驗步棸

1、編寫源代碼。

(1)打開QuartusⅡ軟件平臺，點擊File中得NewProject新建工程，將工程名稱建得跟文件夾名稱一樣為ren。在File中New建立一個VHDL文件。VHDL語言設計如下：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYrenIS

PORT(A1,A2,A3,A4:INSTD_LOGIC;

Y:OUTSTD_LOGIC);

END;

ARCHITECTUREbhvOFrenIS

BEGIN

PROCESS(A1,A2,A3,A4)

VARIABLESUM:INTEGERRANGE0TO4;

BEGIN

SUM:=0;

IFA1='1'THENSUM:=SUM+1;ENDIF;

IFA2='1'THENSUM:=SUM+1;ENDIF;

IFA3='1'THENSUM:=SUM+1;ENDIF;

IFA4='1'THENSUM:=SUM+1;ENDIF;

IFSUM>=3THENY<='1';

ELSEY<='0';

ENDIF;

ENDPROCESS;

END;

(2)點擊File/Saveas以“.vhd”為擴展名存盤文件，命名為“ren.vhd”,保存時勾選“Addfiletocurrentfile”選項。點擊“processing”選擇“compiletool”進行全編譯，直至出現圖1證明編譯成功。

圖1

2.點擊File中得New建立一個波形文件。

（1）點擊“new”中“vectorwaveformfile”,然后雙擊空白處出現界面1，單擊“NodeFinder”,進入界面2，在“Filter”下拉列表中選擇“Pinsall”,點擊“list”，“NodesFound”框格中出現節點，雙擊節點選中節點，使

節點名出現在選中的節點框格“SelectedNodes”中.點擊“OK”返回界面

1,再點擊“OK”完成節點選擇。

（2）點擊“Edit”中“endtime”,出現界面3，將時間設定為2.0us；點擊“Edit”中“gridsize”,出現界面4，將周期設定為100ns.

界面1

界面2

界面3

界面4

（3）點擊選中節點g，將周期從下至上按A4、A3、A2、A1依次設置為800、400、200、100。出現的波形如圖2

圖2

（4）點擊File/Saveas以“.vwf”為擴展名存盤文件，命名為“ren.vwf”,保存時勾選“Addfiletocurrentfile”選項。

3.波形仿真及驗證。保存波形文件后，點擊”processing“中”Generatefunctionalsimulationnetlist”,命令產生功能仿真網表。出現成功后提示后，點擊”assignments“中”settings”，出現以下界面5。點擊左側欄中“simulatorSettings”,在”Simulationmode”的下拉列表中選擇“Functional”,指定波形激勵文件”Silulationinput“為本波形文件“n.vwf”,點擊“OK”完成設定。點擊“Processing”中的“